KR20100079002A - 패턴 더블링을 이용한 반도체 소자의 미세 패턴 형성방법 - Google Patents

패턴 더블링을 이용한 반도체 소자의 미세 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 공정에 관한 것이며, 더 자세히는 패턴 더블링(pattern doubling)을 이용한 미세 패턴 형성 공정에 관한 것이다. 스페이서 패터닝 방식의 패턴 더블링 공정시 스페이서 산화막 증착을 배제할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 제1 물질층이 형성된 기판 상에 제1 파티션층을 형성하는 단계; 상기 제1 파티션층에 대한 사진 식각 공정을 실시하여 제1 파티션 패턴을 형성하는 단계; 산화 공정을 실시하여 상기 제1 파티션 패턴 표면에 산화막 스페이서를 형성하는 단계; 상기 산화막 스페이서가 형성된 전체구조 상부에 제2 파티션층을 형성하는 단계; 상기 산화막 스페이서가 노출되도록 상기 제2 파티션층을 리세스 시켜 제2 파티션 패턴을 정의하는 단계; 상기 산화막 스페이서를 제거하는 단계; 및 상기 제1 및 제2 파티션 패턴을 식각 베리어로 사용하여 상기 제1 물질층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법이 제공된다.
미세 패턴, 해상도 한계, 스페이서 패터닝, 패턴 더블링, 열산화막 스페이서

Description

패턴 더블링을 이용한 반도체 소자의 미세 패턴 형성방법{METHOD FOR FORMING FINE PATTERN USING PATTERN DOUBLING IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 공정에 관한 것이며, 더 자세히는 패턴 더블링(pattern doubling)을 이용한 미세 패턴 형성 공정에 관한 것이다.
반도체 소자의 고집적화가 계속 진행됨에 따라 반도체 소자를 구성하는 회로 구현에 필요한 각종 패턴(라인 및 스페이스 패턴)의 미세화가 가속화되고 있다.
그러나, 포토리소그래피(photolithography) 장비, 특히 노광 장비의 한계로 인하여 패턴의 미세화에 한계가 있다. 현재까지 개발된 노광 장비의 경우, 해상도의 한계로 인하여 선폭 40nm 이하의 미세 패턴을 구현하기 어렵다.
따라서, 현재의 노광 장비를 사용하면서 해상도 한계 이하의 미세 패턴을 형성하기 위한 새로운 기술이 요구되고 있다. 그 중 현재까지 가장 많은 연구가 진행되고 있는 미세 패턴 형성 기술로서 스페이서 패터닝을 이용한 패턴 더블링 기술이 있다.
도 1a 내지 도 1g는 종래기술에 따른 스페이서 패터닝 방식의 패턴 더블링을 이용한 미세 패턴 형성 공정을 설명하기 위한 공정 단면도이다.
종래기술에 따른 스페이서 패터닝을 이용한 패턴 더블링 공정은, 우선 도 1a에 도시된 바와 같이 식각대상층(11)이 형성된 기판(10) 상에 하드마스크 TEOS(TetraEthyle Otho Silicate)막(12)을 증착하고, 그 상부에 폴리실리콘막(13), 비정질카본막(14), 실리콘산화질화막(SiON)(15)을 차례로 증착한다. 이어서, 실리콘산화질화막(15) 상부에 바텀 반사방지막(BARC)(16) 및 포토레지스트를 차례로 코팅한 후, 마스크를 사용한 노광 공정 및 현상 공정을 통해 포토레지스트 패턴(17)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(17)을 식각 베리어로 사용하여 바텀 반사방지막(16), 실리콘산화질화막(15), 비정질카본막(14)을 차례로 식각하고, 식각에 의해 패터닝된 비정질카본막(14)을 식각 베리어로 사용하여 폴리실리콘막(13)을 식각한다. 이때, 노출된 하드마스크 TEOS막(12)의 일부가 식각되도록 하며, 식각 타겟은 이후 증착될 스페이서 산화막의 두께와 동일하게 설정한다. 한편, 포토레지스트 패턴(17), 바텀 반사방지막(16), 실리콘산화질화막(15), 비정질카본막(14)은 대부분 식각 과정에서 제거된다.
계속하여, 도 1c에 도시된 바와 같이 폴리실리콘막 패턴(13a)이 형성된 전체구조 표면을 따라 스페이서 산화막(18)을 증착한다. 이때, 스페이서 산화막(18)은 하드마스크 TEOS막(12)의 식각에 의한 손실(loss) 영역이 매립될 정도의 두께로 증 착한다.
이어서, 도 1d에 도시된 바와 같이 전체구조 상부에 폴리실리콘막(19)을 증착한다. 이때 폴리실리콘막(19)은 폴리실리콘막 패턴(13a) 사이의 스페이스가 완전히 매립될 정도의 충분한 두께로 증착한다.
다음으로, 도 1e에 도시된 바와 같이 스페이서 산화막(18)이 노출될 정도로 폴리실리콘막(19)을 리세스 시킨다. 이때, 폴리실리콘막(19)을 리세스 시키기 위하여 에치백 공정이나 화학기계적연마(CMP) 공정을 수행할 수 있다.
계속하여, 도 1f에 도시된 바와 같이 스페이서 산화막(18)을 선택적으로 식각한다. 이때, 스페이서 산화막(18a)이 하드마스크 TEOS막(12)의 식각에 의한 손실 영역에만 잔류할 정도로 식각을 수행하며, 결과적으로 폴리실리콘막 패턴(13a)과 폴리실리콘막 패턴(19a)이 교번하여 배치되는 형태가 된다.
이어서, 도 1g에 도시된 바와 같이 폴리실리콘막 패턴(13a)과 폴리실리콘막 패턴(19a)을 식각 베리어로 사용하여 하부의 스페이서 산화막(18a) 및 하드마스크 TEOS막(12)을 식각하여 하드마스크(12a)를 형성한다.
이후, 하드마스크(12a)를 식각 베리어로 사용하여 식각대상층(11)을 식각한 후, 식각대상층(11) 상부에 잔류하는 물질막을 제거하면 식각대상층(11)에 대한 패터닝 공정이 완료된다.
상기와 같은 종래기술에 따른 스페이서 패터닝 방식의 패턴 더블링을 이용한 미세 패턴 형성 공정은 첫 번째 파티션(partition, 폴리실리콘막 패턴)을 패터닝할 때 후속 스페이서 산화막(18) 증착 두께까지 고려해야 하기 때문에 첫 번째 파티션 의 CD(Critical Dimension)를 크게 가져가지 어렵고, 이에 따라 사진 공정 마진이 적어 CD 균일도 제어에 부담이 크다는 문제점이 있다.
또한, 하드마스크 TEOS막(12)의 식각에 의한 손실 영역의 높이를 후속 스페이서 산화막(18) 증착 두께와 맞춰야 하는 공정 상의 부담이 있으며, 하드마스크 TEOS막(12)과 스페이서 산화막(18)의 막질이 서로 상이하기 때문에 하드마스크 TEOS막(12)의 식각에 의한 손실 영역의 균일도에 따라 하드마스크 식각시의 CD 제어에 어려움이 따른다.
뿐만 아니라, 스페이서 산화막(18)의 스텝 커버리지 확보가 쉽지 않을 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스페이서 패터닝 방식의 패턴 더블링 공정시 스페이서 산화막 증착을 배제할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 물질층이 형성된 기판 상에 제1 파티션층을 형성하는 단계; 상기 제1 파티션층에 대한 사진 식각 공정을 실시하여 제1 파티션 패턴을 형성하는 단계; 산화 공정을 실시하여 상기 제1 파티션 패턴 표면에 산화막 스페이서를 형성하는 단계; 상기 산화막 스페이서가 형성된 전체구조 상부에 제2 파티션층을 형성하는 단계; 상기 산화막 스페이서가 노출되도록 상기 제2 파티션층을 리세스 시켜 제2 파티션 패턴을 정의하는 단계; 상기 산화막 스페이서를 제거하는 단계; 및 상기 제1 및 제2 파티션 패턴을 식각 베리어로 사용하여 상기 제1 물질층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 식각대상층이 형성된 기판 상부에 하드마스크 산화막을 형성하는 단계; 상기 하드마스크 산화막 상에 제1 폴리실리콘막을 형성하는 단계; 상기 제1 폴리실리콘막에 대한 사진 식각 공정을 실시하여 제1 파티션 패턴을 형성하는 단계; 열산화 공정을 실시하여 상기 제1 파티션 패턴 표면 에 열산화막 스페이서를 형성하는 단계; 상기 열산화막 스페이서가 형성된 전체구조 상부에 제2 폴리실리콘막을 형성하는 단계; 상기 열산화막 스페이서가 노출되도록 상기 제2 폴리실리콘막을 리세스 시켜 제2 파티션 패턴을 정의하는 단계; 상기 열산화막 스페이서를 제거하는 단계; 상기 제1 및 제2 파티션 패턴을 식각 베리어로 사용하여 상기 하드마스크 산화막을 식각하는 단계; 및 식각된 상기 하드마스크 산화막을 식각 베리어로 사용하여 상기 식각대상층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법이 제공된다.
본 발명에서는 첫 번째 파티션층을 패터닝한 후 스페이서 산화막을 증착하지 않고 파티션 패턴 표면을 산화시키는 방식으로 스페이서를 형성한다.
본 발명은 스페이서 패터닝 방식의 패턴 더블링 공정시 스페이서 산화막 증착을 배제함으로써 종래기술의 문제점을 해결할 수 있다. 특히, 파티션 식각시 사진 공정 마진을 확보할 수 있으며, 제1 및 제2 파티션을 사용한 하부층 식각시 프로파일 확보가 용이하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 스페이서 패터닝 방식의 패턴 더블링을 이용한 미세 패턴 형성 공정을 설명하기 위한 공정 단면도이다.
본 실시예에 따른 스페이서 패터닝 방식의 패턴 더블링을 이용한 미세 패턴 형성 공정은, 우선 도 2a에 도시된 바와 같이 식각대상층(21)이 형성된 기판(20) 상에 하드마스크 TEOS막(22)을 증착하고, 그 상부에 폴리실리콘막(23), 비정질카본막(24), 실리콘산화질화막(25)을 차례로 증착한다. 이어서, 실리콘산화질화막(25) 상부에 바텀 반사방지막(26) 및 포토레지스트를 차례로 코팅한 후, 마스크를 사용한 노광 공정 및 현상 공정을 통해 포토레지스트 패턴(27)을 형성한다. 이때, 포토레지스트 패턴(27) 형성을 위한 마스크 상의 라인/스페이스의 비는 1:3이 바람직하며, 패터닝 후의 최종 CD 타겟을 고려하여 1:0.5 ~ 1:3 범위에서 조절할 수 있다.
다음으로, 도 2b에 도시된 바와 같이 포토레지스트 패턴(27)을 식각 베리어로 사용하여 바텀 반사방지막(26), 실리콘산화질화막(25), 비정질카본막(24)을 차례로 식각하고, 식각에 의해 패터닝된 비정질카본막(24)을 식각 베리어로 사용하여 폴리실리콘막(23)을 식각한다. 이때, 포토레지스트 패턴(27), 바텀 반사방지막(26), 실리콘산화질화막(25), 비정질카본막(24)은 대부분 식각 과정에서 제거된다.
계속하여, 도 2c에 도시된 바와 같이 열산화 공정을 실시하여 폴리실리콘막 패턴(23a)의 표면에 열산화막 스페이서(28)가 형성되도록 한다. 이때, 열산화막 스페이서(28)의 두께는 열산화 공정 시간으로 조절하며, 첫 번째 파티션(폴리실리콘막 패턴, 23b)과 두 번째 파티션(폴리실리콘막 패턴, 29a) 사이의 원하는 스페이스 CD를 타겟으로 설정한다.
이어서, 도 2d에 도시된 바와 같이 두 번째 파티션 형성을 위해 전체구조 상부에 폴리실리콘막(29)을 증착한다. 이때 폴리실리콘막(29)은 폴리실리콘막 패턴(23b) 사이의 스페이스가 완전히 매립될 정도의 충분한 두께로 증착한다.
다음으로, 도 2e에 도시된 바와 같이 열산화막 스페이서(28)가 노출될 정도로 폴리실리콘막(29)을 리세스 시킨다. 이때, 폴리실리콘막(29)을 리세스 시키기 위하여 에치백 공정이나 화학기계적연마(CMP) 공정을 수행할 수 있다.
계속하여, 도 2f에 도시된 바와 같이 스페이서 산화막(28)을 선택적으로 식각하여 제거한다. 이에 따라 폴리실리콘막 패턴(23b)과 폴리실리콘막 패턴(29a)이 교번하여 배치되는 형태가 된다.
이어서, 도 2g에 도시된 바와 같이 폴리실리콘막 패턴(23b)과 폴리실리콘막 패턴(29a)을 식각 베리어로 사용하여 하드마스크 TEOS막(22)을 식각하여 하드마스크(22a)를 형성한다.
이후, 하드마스크(22a)를 식각 베리어로 사용하여 식각대상층(21)을 식각한 후, 식각대상층(21) 상부에 잔류하는 물질막을 제거하면 식각대상층(21)에 대한 패터닝 공정이 완료된다. 물론, TEOS막(22)을 하드마스크층이 아닌 식각대상층이 되는 경우를 생각할 수도 있다.
이상에서 살펴본 바와 같이 본 실시예에서는 첫 번째 파티션 형성을 위한 폴리실리콘막 식각시 폴리실리콘막 패턴의 CD를 크게 가져갈 수 있다. 종래에는 폴리실리콘막 패턴이 형성된 상태에서 스페이서 산화막을 추가로 증착하기 때문에 스페 이서 산화막의 두께를 고려하여 폴리실리콘막 패턴의 CD를 크게 가져갈 수 없었지만, 본 실시예에서는 스페이서 산화막을 증착하지 않고 폴리실리콘막 패턴을 열산화시키는 방식을 적용하기 때문이다. 이렇게 폴리실리콘막 패턴의 CD를 크게 가져갈 수 있기 때문에 사진 공정 마진을 확보할 수 있다.
또한, 본 실시예에서는 폴리실리콘막 식각시 산화막 손실 영역을 확보하지 않아도 되며, 제1 파티션과 제2 파티션의 하부에 하드마스크 TEOS막만이 존재하기 때문에 식각 프로파일을 확보하기 용이하다.
그리고, 제1 파티션과 제2 파티션의 CD를 열산화 시간 조절을 통해 용이하게 제어할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 제1 및 제2 파티션 형성을 위해 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 기술적으로 하부층과 식각 선택비를 가지고 산화가 가능한 물질이라면 다른 물질을 사용할 수 있다.
또한, 전술한 실시예에서는 스페이서 산화막 형성을 위해 열산화 공정을 수행하는 경우를 일례로 들어 설명하였으나, 제1 파티션 물질이 어떤 물질이냐에 따라 산화 방식이 달라질 수 있다.
한편, 전술한 실시예에서는 제1 파티션을 패터닝하기 위하여 하드마스크(비정질실리콘/실리콘산화질화막)를 사용하는 경우를 일례로 들어 설명하였으나, 이러한 하드마스크는 식각시 선택비 및 프로파일 개선 목적으로 사용된 것으로, 반드시 사용해야 하는 것은 아니다.
도 1a 내지 도 1g는 종래기술에 따른 스페이서 패터닝 방식의 패턴 더블링을 이용한 미세 패턴 형성 공정을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 스페이서 패터닝 방식의 패턴 더블링을 이용한 미세 패턴 형성 공정을 설명하기 위한 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
22: 하드마스크 TEOS막
23, 29: 폴리실리콘막
28: 열산화막 스페이서

Claims (9)

  1. 제1 물질층이 형성된 기판 상에 제1 파티션층을 형성하는 단계;
    상기 제1 파티션층에 대한 사진 식각 공정을 실시하여 제1 파티션 패턴을 형성하는 단계;
    산화 공정을 실시하여 상기 제1 파티션 패턴 표면에 산화막 스페이서를 형성하는 단계;
    상기 산화막 스페이서가 형성된 전체구조 상부에 제2 파티션층을 형성하는 단계;
    상기 산화막 스페이서가 노출되도록 상기 제2 파티션층을 리세스 시켜 제2 파티션 패턴을 정의하는 단계;
    상기 산화막 스페이서를 제거하는 단계; 및
    상기 제1 및 제2 파티션 패턴을 식각 베리어로 사용하여 상기 제1 물질층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성방법.
  2. 제1항에 있어서,
    식각된 상기 제1 물질층을 식각 베리어로 사용하여 상기 기판에 구비된 제2 물질층을 식각하는 단계를 더 포함하는 반도체 소자의 미세 패턴 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 산화막 스페이서의 두께는 상기 제1 파티션 패턴과 상기 제2 파티션 패턴 사이의 원하는 스페이스 CD 타겟과 동일하게 설정하는 반도체 소자의 미세 패턴 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 파티션층은 에치백 또는 화학기계적연마 공정을 통해 리세스 시키는 반도체 소자의 미세 패턴 형성방법.
  5. 식각대상층이 형성된 기판 상부에 하드마스크 산화막을 형성하는 단계;
    상기 하드마스크 산화막 상에 제1 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막에 대한 사진 식각 공정을 실시하여 제1 파티션 패턴을 형성하는 단계;
    열산화 공정을 실시하여 상기 제1 파티션 패턴 표면에 열산화막 스페이서를 형성하는 단계;
    상기 열산화막 스페이서가 형성된 전체구조 상부에 제2 폴리실리콘막을 형성하는 단계;
    상기 열산화막 스페이서가 노출되도록 상기 제2 폴리실리콘막을 리세스 시켜 제2 파티션 패턴을 정의하는 단계;
    상기 열산화막 스페이서를 제거하는 단계;
    상기 제1 및 제2 파티션 패턴을 식각 베리어로 사용하여 상기 하드마스크 산화막을 식각하는 단계; 및
    식각된 상기 하드마스크 산화막을 식각 베리어로 사용하여 상기 식각대상층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성방법.
  6. 제5항에 있어서,
    상기 제1 파티션 패턴을 형성하는 단계는,
    상기 제1 폴리실리콘막 상에 비정질실리콘막 및 실리콘산화질화막을 차례로 형성하는 단계;
    상기 실리콘산화질화막 상에 바텀 반사방지막 및 포토레지스트를 도포하는 단계;
    노광 및 현상 공정을 수행하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 사용하여 상기 바텀 반사방지막, 상기 실리콘산화질화막, 상기 비정질실리콘막을 차례로 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
  7. 제5항 또는 제6항에 있어서,
    상기 열산화막 스페이서의 두께는 상기 제1 파티션 패턴과 상기 제2 파티션 패턴 사이의 원하는 스페이스 CD 타겟과 동일하게 설정하는 반도체 소자의 미세 패턴 형성방법.
  8. 제5항 또는 제6항에 있어서,
    상기 제2 폴리실리콘막은 에치백 또는 화학기계적연마 공정을 통해 리세스 시키는 반도체 소자의 미세 패턴 형성방법.
  9. 제6항에 있어서,
    상기 포토레지스트 패턴을 형성하기 위한 마스크 상의 라인/스페이스의 비는 1:0.5 ~ 1:3 범위인 반도체 소자의 미세 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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US8242022B2 (en) 2008-12-31 2012-08-14 Hynix Semiconductor Inc. Method for forming fine pattern using quadruple patterning in semiconductor device
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CN110581066A (zh) * 2018-06-07 2019-12-17 长鑫存储技术有限公司 多倍掩膜层的制作方法

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