KR20100107208A - 반도체 장치의 미세패턴 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 미세패턴 제조방법에 관한 것으로, 본 발명의 미세패턴 제조방법은, 피식각층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 제1패턴을 형성하는 단계; 상기 제1패턴 양측벽에 스페이서를 형성하는 단계; 상기 제1패턴을 제거하는 단계; 상기 스페이서를 식각장벽으로 상기 하드마스크막을 식각하여 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴 표면을 산화시켜 산화막을 형성하거나, 또는 상기 하드마스크패턴 표면을 질화시켜 질화막을 형성하는 단계; 상기 산화막 또는 상기 질화막을 덮는 절연막을 형성하는 단계; 상기 하드마스크패턴 상부면이 노출될때까지 평탄화공정을 실시하여 상기 산화막 또는 상기 질화막으로 이루어진 제2패턴 및 상기 절연막으로 이루어진 제3패턴을 형성하는 단계; 및 상기 제2패턴 또는 상기 하드마스크패턴 및 상기 제3패턴을 제거하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 포토마스크 상의 패턴의 크기(또는 피치)를 그대로 유지하면서 최종적으로 동일한 피치내에 보다 많은 라인 및 스페이스 패턴을 형성할 수 있는 효과가 있다.
미세패턴, 포토리소그라피, 라인 및 스페이스 패턴
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 미세패턴(minute pattern) 제조방법에 관한 것이다.
반도체 장치를 위한 각종 패턴들은 포토리소그라피(photo lithography) 기술에 의해 형성되고 있다. 최근, 반도체 장치의 고집적화에 따라 포토리소그라피 기술을 이용하여 분해가능한 최소 해상력보다 반도체 장치에서 요구되는 해상력은 더욱 작아지고 있는 실정이다. 예를 들어, 포토리소그라피 기술을 사용한 단일노광을 통해 분해가능한 최소 해상력이 40nm라 할 때, 반도체 장치에서 요구되는 해상력은 30nm보다 작은 분해능을 요구하고 있다. 이러한, 포토리소그라피 기술의 한계를 극복하여 초미세 패턴을 형성하기 위한 다양한 기술들이 제안되고 있다. 그 기술 중의 하나가 스페이서(spacer)를 이용한 패터닝 기술이다.
스페이서를 이용한 패터닝 기술은, 피식각층 상에 희생패턴을 형성하고 희생 패턴 양측벽에 스페이서를 형성한 다음 희생패턴을 제거하여 스페이서를 식각장벽(etch barrier)으로 피식각층을 식각하는 방법으로 라인 및 스페이스 패턴(Line and Space pattern) 형성공정시 적용이 용이한 방법이다.
그러나, 종래의 스페이서를 이용한 패터닝 기술로는 1 피치(pitch) 내에 다수의 라인 및 스페이스 패턴(Line and Space pattern)을 형성하는데 한계가 있다. 따라서, 포토마스크 상에 형성되는 패턴(또는 피치)의 크기는 그대로 유지하면서 최종적으로 동일한 피치 내에 보다 많은 라인 및 스페이스 패턴을 형성할 수 있는 미세패턴 제조방법이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 포토마스크 상의 패턴(또는 피치) 크기는 유지하면서 최종적으로 동일한 피치내에 보다 많은 라인 및 스페이스 패턴을 형성할 수 있는 반도체 장치의 미세패턴 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 미세패턴 제조방법은, 피식각층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 제1패턴을 형성하는 단계; 상기 제1패턴 양측벽에 스페이서를 형성하는 단계; 상기 제1패턴을 제거하는 단계; 상기 스페이서를 식각장벽으로 상기 하드마스크막을 식각하여 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴 표면을 산화시켜 산화막을 형성하거나, 또는 상기 하드마스크패턴 표면을 질화시켜 질화막을 형성하는 단계; 상기 산화막 또는 상기 질화막을 덮는 절연막을 형성하는 단계; 상기 하드마스크패턴 상부면이 노출될때까지 평탄화공정을 실시하여 상기 산화막 또는 상기 질화막으로 이루어진 제2패턴 및 상기 절연막으로 이루어진 제3패턴을 형성하는 단계; 및 상기 제2패턴 또는 상기 하드마스크패턴 및 상기 제3패턴을 제거하는 단계를 포함한다.
또한, 상기 제2패턴 또는 상기 하드마스크패턴 및 상기 제3패턴을 제거하는 단계에서 상기 제2패턴을 제거한 경우에, 상기 하드마스크패턴 및 상기 제3패턴을 식각장벽으로 상기 피식각층을 식각하는 단계를 더 포함할 수 있다.
또한, 상기 제2패턴 또는 상기 하드마스크패턴 및 상기 제3패턴을 제거하는 단계에서 상기 하드마스크패턴 및 상기 제3패턴을 제거한 경우에, 상기 제2패턴을 식각장벽으로 상기 피식각층을 식각하는 단계를 더 포함할 수 있다.
상기 제1패턴을 형성하는 단계는, 상기 하드마스크막 상에 소정의 물질막을 형성하는 단계; 감광막패턴을 식각장벽으로 상기 물질막을 식각하여 제1패턴을 형성하는 단계; 및 상기 제1패턴의 크기를 감소시키는 단계를 포함할 수 있다. 이때, 상기 제1패턴의 크기를 감소시키는 단계는, 등방성식각법을 사용하여 실시할 수 있다, 또한, 상기 제1패턴의 크기를 감소시키는 단계는, 상기 제1패턴의 표면을 일정 두께 산화시켜 산화막을 형성한거나, 또는 상기 제1패턴의 표면을 일정 두께 질화시켜 질화막을 형성하는 단계; 및 상기 산화막 또는 상기 질화막을 제거하는 단계를 포함할 수도 있다.
상기 하드마스크패턴, 상기 제2패턴 및 상기 제3패턴의 폭은 서로 동일하게 형성할 수 있다.
상기 제1패턴, 상기 하드마스크패턴, 상기 제2패턴 및 상기 제3패턴은 라인 및 스페이스 패턴일 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 포토마스크 상의 패턴의 크기(또는 피치)를 그대로 유지하면서 최종적으로 동일한 피치내에 보다 많은 라인 및 스페이스 패턴을 형성할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 포토마스크 상의 패턴(또는 피치) 크기는 유지하면서 최종적으로 동일한 피치(pitch)내에 보다 많은 라인 및 스페이스 패턴(Line and Space pattern)을 형성할 수 있는 반도체 장치의 미세패턴 제조방법을 제공한다.
도 1a 내지 도 1g는 본 발명의 제1실시예에 따른 반도체 장치의 미세패턴 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 피식각층(11)을 형성한다. 피식각층(11)은 실리콘막, 산화막, 질화막, 산화질화막(oxynitride), 탄소함유막 및 금속성막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 피식각층(11)은 산화막으로 이루어진 게이트절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트도전막 및 질화막으로 이루어진 게이트하드마스크막이 순차적으로 적층된 게이트구조체일 수 있다.
다음으로, 피식각층(11) 상에 하드마스크막(12)을 형성한다. 하드마스크막(12)은 피식각층(11) 식각공정시 식각장벽(etch barrier)으로 작용하며, 실리콘막, 산화막, 질화막, 산화질화막, 탄소함유막 및 금속성막으로 이루어진 그룹으로 부터 선택된 어느 하나로 형성할 수 있으며, 상술한 물질들 중에서 피식각층(11)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
또한, 하드마스크막(12)은 후속 공정을 위하여 상술한 물질들 중에서 산화(oxidation) 또는 질화(nitration)가 용이한 물질로 형성하는 것이 바람직하다(도 1e 참조). 따라서, 하드마스크막(12)은 실리콘막으로 형성하는 것이 바람직하다. 이때, 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe) 등을 사용할 수 있다.
다음으로, 하드마스크막(12) 상에 소정의 물질막을 형성한 다음 물질막 상에 포토리소그라피 기술을 이용한 노광 및 현상공정을 실시하여 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 상기 물질막을 식각하여 제1패턴(13)을 형성한다. 이때, 제1패턴(13)은 실리콘막, 산화막, 질화막, 산화질화막, 탄소함유막 및 금속성막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 상술한 물질들 중에서 하드마스크막(12)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
여기서, 제1패턴(13)은 라인 및 스페이스 패턴(Line and Space pattern)일 수 있으며, 포토마스크(미도시) 상에 형성된 라인 및 스페이스 패턴과 동일한 폭을 가질 수 있다. 이때, 제1패턴(13)의 라인패턴 폭(L)과 제1패턴(13) 사이의 간격 즉 스페이스 패턴의 폭(S)을 합친 크기를 1 피치(1 pitch)로 정의할 수 있다.
도 1b에 도시된 바와 같이, 제1패턴(13)에 대해 등방성식각을 실시하여 제1패턴(13)의 크기 구체적으로는 제1패턴(13)의 폭을 감소시킨다. 이때, 등방성식각 이 완료되는 시점에서의 제1패턴(13)의 크기(또는 폭)는 최종적으로 형성될 피식각층 패턴의 크기(또는 폭)를 고려하여 조절할 수 있다. 이하, 크기가 감소된 제1패턴(13)의 도면부호를 '13A'로 변경하여 표기한다.
제1패턴(13A)에 대한 등방성식각은 플라즈마(plasma)를 이용한 건식식각법(dry etch)을 사용하여 실시하거나, 또는 습식식각법(wet etch)을 사용하여 실시할 수 있으며, 제1패턴(13A)을 구성하는 물질에 따라 식각방법, 식각제(식각가스 또는 식각용액)등을 선택할 수 있다.
또한, 제1패턴(13A)의 크기를 감소시키는 방법으로 등방성식각법 대신에 제1패턴(13A)의 표면을 산화 또는 질화시켜 산화막 또는 질화막을 형성한 후, 형성된 산화막 또는 질화막을 제거하는 일련의 공정과정을 통해 제1패턴(13A)의 크기를 감소시킬 수도 있다.
도 1c에 도시된 바와 같이, 제1패턴(13A) 양측벽에 스페이서(14)를 형성한다. 이때, 스페이서(14)의 크기(또는 폭)는 최종적으로 형성될 피시각층 패턴의 크기(또는 폭)를 고려하여 조절할 수 있다.
스페이서(14)는 실리콘막, 산화막, 질화막, 산화질화막, 탄소함유막 및 금속성막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 스페이서(14)는 하드마스크막(12)에 대한 식각장벽으로 작용함과 동시에 후속 제1패턴(13A)을 제거하는 동안 식각되지 않고 잔류해야 하기 때문에 상술한 물질들 중에서 제1패턴(13A) 및 하드마스크막(12)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
다음으로, 제1패턴(13A)을 제거한다. 제1패턴(13A)은 건식식각법 또는 습식식각법을 사용하여 제거할 수 있으며, 제1패턴(13A)을 구성하는 물질에 따라 식각방법, 식각제 등을 선택할 수 있다.
도 1d에 도시된 바와 같이, 스페이서(14)를 식각장벽으로 하드마스크막(12)을 이방성식각하여 하드마스크패턴(12A)을 형성한다. 하드마스크패턴(12A)을 형성하기 위한 이방성식각은 플라즈마를 이용한 건식식각법을 사용하여 실시할 수 있으며, 이를 통해 측벽이 수직프로파일을 갖는 하드마스크패턴(12A)을 형성할 수 있다.
다음으로, 스페이서(14)를 제거한다. 스페이서(14)를 제거하기 위한 식각공정은 건식식각법 또는 습식식각법을 사용하여 실시할 수 있으며, 스페이서(14)를 구성하는 물질에 따라 식각방법, 식각제 등을 선택할 수 있다.
도 1e에 도시된 바와 같이, 하드마스크패턴(12) 표면(즉, 상부면 및 측벽)을 일정 두께 산화시켜 산화막(15)을 형성함과 동시에 하드마스크패턴(12A)의 크기(또는 폭)를 감소시킨다. 또한, 하드마스크패턴(12) 표면을 일정 두께 질화시켜 질화막을 형성함과 동시에 하드마스크패턴(12A)의 크기를 감소시킬 수도 있다. 이때, 산화막(15) 또는 질화막의 두께(또는 폭) 및 크기가 감소된 하드마스크패턴(12A)의 크기(또는 폭)는 최종적으로 형성될 미세패턴의 크기(또는 폭)을 고려하여 조절할 수 있다. 이하, 크기가 감소된 하드마스크패턴(12A)의 도면부호를 '12B'로 변경하여 표기한다.
다음으로, 산화막(15) 사이를 매립하고, 산화막(15)의 상부면을 덮는 절연 막(16)을 형성한다. 절연막(16)은 실리콘막, 산화막, 질화막, 산화질화막, 탄소함유막 및 금속성막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 상술한 물질들 중에서 하드마스크패턴(12B), 산화막(15) 및 피식각층(11)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
도 1f에 도시된 바와 같이, 하드마스크패턴(12B)의 상부면이 노출될때까지 평탄화공정을 실시하여 산화막(15)로 이루어진 제2패턴(15A) 및 절연막(16)으로 이루어진 제3패턴(16A)을 형성한다. 이때, 평탄화공정은 에치백(etchback) 또는 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
여기서, 하드마스크패턴(12B)의 폭(W1), 제2패턴(15A)의 폭(W2) 및 제3패턴(16A)의 폭(W3)이 서로 동일하도록 형성하는 것이 바람직하다(W1 = W2 = W3)은 서로 동일한 것이 바람직하다.
도 1g에 도시된 바와 같이, 제2패턴(15A)을 제거한다. 제2패턴(15A)을 제거하기 위한 식각공정은 건식식각법 또는 습식식각법을 사용하여 실시할 수 있으며, 제2패턴(15A)을 구성하는 물질에 따라 식각방법, 식각제 등을 선택할 수 있다.
다음으로, 하드마스크패턴(12B) 및 제3패턴(16A)을 식각장벽으로 피식각층(11)을 식각하여 피식각층 패턴(11A)을 형성한다. 이때, 피식각층 패턴(11A)은 하드마스크패턴(12B) 및 제3패턴(16A)과 동일한 폭 및 간격을 가질 수 있다.
여기서, 상술한 공정과정을 통해 형성된 피식각층 패턴(11A)와 도 1a에 도시된 최초의 포토마스크 상의 라인 및 스페이스 패턴과 동일한 크기를 갖는 제1패턴(13)과 비교하면, 동일한 피치내에 네개의 라인 및 스페이스 패턴이 구현되었음 을 알 수 있다. 즉, 본 발명은 포토리소그라피 기술로 분해가능한 최소 해상력을 네배 증가시킬 수 있으며, 이를 통하여 포토마스크 상의 패턴(또는 피치) 크기를 유지하면서 최종적으로 동일한 피치내에 보다 많은 라인 및 스페이스 패턴을 형성할 수 있다.
도 2는 본 발명의 제2실시예에 따른 반도체 장치의 미세패턴 제조방법을 도시한 공정단면도이다. 여기서는 설명의 편의를 위하여 본 발명의 제1실시예에 동일 구성에 대하여 동일한 도면부호를 사용하였으며, 제1실시예와의 차이점을 중심으로 설명한다.
도 2에 도시된 바와 같이, 상술한 도 1a 내지 도 1f에 도시된 방법과 동일한 방법을 사용하여 서로 동일한 폭을 갖는 하드마스크패턴(12B), 제2패턴(15A) 및 제3패턴(16A)을 형성한다.
다음으로, 하드마스크패턴(12B) 및 제3패턴(16A)을 제거한다. 하드마스크패턴(12B) 및 제3패턴(16A)을 제거하기 위한 식각공정은 건식식각법 또는 습식식각법을 사용하여 실시할 수 있으며, 하드마스크패턴(12B) 및 제3패턴(16A)을 구성하는 물질에 따라 식각방법, 식각제 등을 선택할 수 있다.
다음으로, 제2패턴(15A)을 식각장벽으로 피식각층(11)을 식각하여 피식각층 패턴(11A)을 형성한다. 이때, 피식각층 패턴(11A)은 제2패턴(15A)과 동일한 폭 및 간격을 가질 수 있다.
여기서, 상술한 공정과정을 통해 형성된 피식각층 패턴(11A)와 도 1a에 도시된 최초의 포토마스크 상의 라인 및 스페이스 패턴과 동일한 크기를 갖는 제1패 턴(13)과 비교하면, 동일한 피치내에 네개의 라인 및 스페이스 패턴이 구현되었음을 알 수 있다. 즉, 본 발명은 포토리소그라피 기술로 분해가능한 최소 해상력을 네배 증가시킬 수 있으며, 이를 통하여 포토마스크 상의 패턴(또는 피치) 크기를 유지하면서 최종적으로 동일한 피치내에 보다 많은 라인 및 스페이스 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 제1실시예에 따른 반도체 장치의 미세패턴 제조방법을 도시한 공정단면도.
도 2는 본 발명의 제2실시예에 따른 반도체 장치의 미세패턴 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
10 : 기판 11 : 피식각층
11A : 피식각층 패턴 12 : 하드마스크막
12A, 12B : 하드마스크패턴 13, 13A : 제1패턴
14 : 스페이서 15 : 산화막
15A : 제2패턴 16 : 절연막
16A : 제3패턴
Claims (8)
- 피식각층 상에 하드마스크막을 형성하는 단계;상기 하드마스크막 상에 제1패턴을 형성하는 단계;상기 제1패턴 양측벽에 스페이서를 형성하는 단계;상기 제1패턴을 제거하는 단계;상기 스페이서를 식각장벽으로 상기 하드마스크막을 식각하여 하드마스크패턴을 형성하는 단계;상기 하드마스크패턴 표면을 산화시켜 산화막을 형성하거나, 또는 상기 하드마스크패턴 표면을 질화시켜 질화막을 형성하는 단계;상기 산화막 또는 상기 질화막을 덮는 절연막을 형성하는 단계;상기 하드마스크패턴 상부면이 노출될때까지 평탄화공정을 실시하여 상기 산화막 또는 상기 질화막으로 이루어진 제2패턴 및 상기 절연막으로 이루어진 제3패턴을 형성하는 단계; 및상기 제2패턴 또는 상기 하드마스크패턴 및 상기 제3패턴을 제거하는 단계를 포함하는 반도체 장치의 미세패턴 제조방법.
- 제1항에 있어서,상기 제2패턴 또는 상기 하드마스크패턴 및 상기 제3패턴을 제거하는 단계에 서 상기 제2패턴을 제거한 경우에,상기 하드마스크패턴 및 상기 제3패턴을 식각장벽으로 상기 피식각층을 식각하는 단계를 더 포함하는 반도체 장치의 미세패턴 제조방법.
- 제1항에 있어서,상기 제2패턴 또는 상기 하드마스크패턴 및 상기 제3패턴을 제거하는 단계에서 상기 하드마스크패턴 및 상기 제3패턴을 제거한 경우에,상기 제2패턴을 식각장벽으로 상기 피식각층을 식각하는 단계를 더 포함하는 반도체 장치의 미세패턴 제조방법.
- 제1항에 있어서,상기 제1패턴을 형성하는 단계는,상기 하드마스크막 상에 소정의 물질막을 형성하는 단계;감광막패턴을 식각장벽으로 상기 물질막을 식각하여 제1패턴을 형성하는 단계; 및상기 제1패턴의 크기를 감소시키는 단계를 포함하는 반도체 장치의 미세패턴 제조방법.
- 제4항에 있어서,상기 제1패턴의 크기를 감소시키는 단계는,등방성식각법을 사용하여 실시하는 반도체 장치의 미세패턴 제조방법.
- 제4항에 있어서,상기 제1패턴의 크기를 감소시키는 단계는,상기 제1패턴의 표면을 일정 두께 산화시켜 산화막을 형성한거나, 또는 상기 제1패턴의 표면을 일정 두께 질화시켜 질화막을 형성하는 단계; 및상기 산화막 또는 상기 질화막을 제거하는 단계를 포함하는 반도체 장치의 미세패턴 제조방법.
- 제1항에 있어서,상기 하드마스크패턴, 상기 제2패턴 및 상기 제3패턴의 폭은 서로 동일한 반도체 장치의 미세패턴 제조방법.
- 제1항에 있어서,상기 제1패턴, 상기 하드마스크패턴, 상기 제2패턴 및 상기 제3패턴은 라인 및 스페이스 패턴인 반도체 장치의 미세패턴 제조방법.
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|---|---|---|---|
| KR1020090025374A KR20100107208A (ko) | 2009-03-25 | 2009-03-25 | 반도체 장치의 미세패턴 제조방법 |
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| KR1020090025374A KR20100107208A (ko) | 2009-03-25 | 2009-03-25 | 반도체 장치의 미세패턴 제조방법 |
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| KR20100107208A true KR20100107208A (ko) | 2010-10-05 |
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ID=43129049
Family Applications (1)
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Country Status (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103839769A (zh) * | 2012-11-20 | 2014-06-04 | 华邦电子股份有限公司 | 形成图案的方法 |
| US8835321B2 (en) | 2011-02-14 | 2014-09-16 | Samsung Electronics Co., Ltd. | Method for forming fine patterns of a semiconductor device |
| KR20200013387A (ko) * | 2018-07-30 | 2020-02-07 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
-
2009
- 2009-03-25 KR KR1020090025374A patent/KR20100107208A/ko not_active Application Discontinuation
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| US8835321B2 (en) | 2011-02-14 | 2014-09-16 | Samsung Electronics Co., Ltd. | Method for forming fine patterns of a semiconductor device |
| CN103839769A (zh) * | 2012-11-20 | 2014-06-04 | 华邦电子股份有限公司 | 形成图案的方法 |
| KR20200013387A (ko) * | 2018-07-30 | 2020-02-07 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
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