KR20020039839A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 불량을 방지하는데 적합한 반도체 소자의 제조방법에 관한 것으로서, 셀 영역 및 패리 영역의 반도체 기판에 복수개의 스택 게이트를 형성하는 단계와, 전면에 제 1 절연막을 증착하고 상기 셀 영역에 형성된 제 1 절연막을 선택적으로 제거하여 상기 셀 영역에 형성된 게이트 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 폴리 실리콘막을 증착하는 단계와, 상기 셀 영역을 노출시키는 마스크를 이용한 식각 공정으로 상기 패리 영역에 형성된 폴리 실리콘막보다 일정한 크기만큼 낮게되도록 상기 셀 영역에 형성된 폴리 실리콘막을 제거하는 단계와, 전면에 평탄화 공정을 실시하여 상기 셀 영역에 형성된 게이트의 표면을 노출시키는 단계와, 상기 셀 영역의 반도체 기판상에 마스킹막을 형성하는 단계와, 상기 마스킹막을 마스크로 이용하여 상기 패리 영역의 폴리 실리콘막을 제거하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 메모리 소자에서 셀(Cell) 영역과 패리(Peri) 영역간의 패턴 밀도차에 의하여 발생되는 패리 영역의 게이트 불량을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 반도체 소자의 제조 공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정영역에 필드 산화막(12)을 형성하여 활성 영역을 정의한다.
그리고, 상기 반도체 기판(11)의 전면에 게이트 산화막(도시하지 않음)을 형성하고, 상기 게이트 산화막상에 제 1 폴리 실리콘막(13)과 텅스텐막(14)과 실리콘 질화막(15)과 캡산화막(16)을 차례로 증착하고 포토 및 식각 공정으로 상기 캡산화막(16)과 실리콘 질화막(15)과 텅스텐막(14)과 제 1 폴리 실리콘막(13)을 차례로 제거하여 셀 영역 및 패리 영역에 복수개의 게이트(17)를 형성한다.
이때, 도면에 도시된 바와 같이 상기 셀 영역에 형성되는 게이트(17)의 밀도는 상기 패리 영역에 형성되는 게이트(17)의 밀도보다 높다.
그리고, 상기 반도체 기판(11)의 전면에 제 1 산화막(18)을 증착하고, 전면에 제 1 포토레지스트(도시하지 않음)를 도포한다.
이어, 노광 및 현상 공정으로 상기 셀 영역의 반도체 기판(11)이 노출되도록 상기 제 1 포토레지스트를 패터닝한다.
그리고, 상기 패터닝된 제 1 포토레지스트를 마스크로 이용하여 상기 셀 영역의 노출된 제 1 산화막(18)을 에치백하여 상기 게이트(17) 양측면에 절연막 측벽(19)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 반도체 기판(11)의 전면에 제 2 폴리 실리콘막(20)을 소정 두께로 증착한다.
이때, 상기 셀 영역에 형성되는 게이트(17)와 패리 영역에 형성되는 게이트(17)의 밀도차에 의하여 상기 셀 영역에 형성되는 제 2 폴리 실리콘막(20)과 패리 영역에 형성되는 제 2 폴리 실리콘막(20)은 단차를 갖게된다.
즉, 하부 패턴의 밀도가 높은 상기 셀 영역의 제 2 폴리 실리콘막(20)이 상기 패리 영역의 제 2 폴리 실리콘막(20)보다 더 높게 형성된다.
그리고, 도 1c에 도시된 바와 같이, 반도체 기판(11)상에 제 2 포토레지스트(21)를 도포하고, 노광 및 현상 공정으로 상기 셀 영역의 반도체 기판(11)이 노출되도록 상기 제 2 포토레지스트(21)를 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(21)를 마스크로 이용하여 상기 셀 영역의 상기 제 2 폴리 실리콘막(20)을 상기 패리 영역의 제 2 폴리 실리콘막(20)의 높이와 동일하게되도록 제거한 후, 상기 제 2 포토레지스트(21)를 제거한다.
그리고, 도 1d에 도시된 바와 같이, 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 게이트(17)의 캡산화막(16)이 노출되도록 상기 제 2 폴리 실리콘막(20)을 제거한다.
그리고, 셀 영역에서 사용될 플러그 영역을 정의하기 위하여 도 1e에 도시된 바와 같이, 상기 반도체 기판(11)의 전면에 제 2 산화막(22)을 증착한다.
이어, 상기 반도체 기판(11)상에 제 3 포토레지스트(23)를 도포하고 노광 및 현상 공정으로 상기 셀 영역의 반도체 기판(11)상에 남도록 패터닝한다.
그리고, 상기 패터닝된 제 3 포토레지스트(23)를 마스크로 이용하여 도 1f에 도시된 바와 같이, 상기 패리 영역의 상기 제 2 산화막(22)을 선택적으로 제거하여 마스킹막(22a)을 형성한 후, 상기 제 3 포토레지스트(23)를 제거한다.
이때, 상기 패리 영역의 제 2 산화막(22)과 그 하부의 캡산화막(16)은 동일한 물질로 이루어져 있으므로 상기 제 2 산화막(22)의 제거 공정에서 상기 패리 영역의 캡산화막(16)도 소정부분 제거된다.
그리고, 상기 마스킹막(22a)을 마스크로 이용하여 상기 패리 영역의 제 2 폴리 실리콘막(20)을 제거한다.
이때, 상기 패리 영역의 제 2 폴리 실리콘막(20)뿐만 아니라 상기 캡산화막(16)도 상당 부분 제거되고 경우에 따라서는 상기 실리콘 질화막(15)까지도 제거되어 상기 텅스텐막(14)이 노출되기도 한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 식각 공정에서 패리 영역의 캡절연막(캡산화막 및 실리콘 질화막)이 소실됨에 따라서 금속의 게이트가 노출되어 메모리 소자의 캐패시터 형성 공정에서 행해지는 열처리로 인하여 상기 노출된 금속 게이트가 산화되므로 게이트의 비저항이 증가된다.
둘째, 게이트의 비저항이 증가되므로 소자의 속도 및 신뢰성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 패리 영역의 게이트 산화를 방지하여 소자의 신뢰성 및 성능을 향상시키는데 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 공정 단면도
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도
도면의 주요 부분에 대한 부호설명
31 : 반도체 기판 32 : 필드 산화막
33 : 제 1 폴리 실리콘막 34 : 텅스텐막
35 : 실리콘 질화막 36 : 캡산화막
37 : 게이트 38 : 제 1 산화막
39 : 절연막 측벽 40 : 제 2 폴리 실리콘막
41 : 제 1 포토레지스트 42 : 제 2 산화막
42a : 마스킹막 43 : 제 3 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 셀 영역 및 패리 영역의 반도체 기판에 복수개의 스택 게이트를 형성하는 단계와, 전면에 제 1 절연막을 증착하고 상기 셀 영역에 형성된 제 1 절연막을 선택적으로 제거하여 상기 셀 영역에 형성된 게이트 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 폴리 실리콘막을 증착하는 단계와, 상기 셀 영역을 노출시키는 마스크를 이용한 식각 공정으로 상기 패리 영역에 형성된 폴리 실리콘막보다 일정한 크기만큼 낮게되도록 상기 셀 영역에 형성된 폴리 실리콘막을 제거하는 단계와, 전면에 평탄화 공정을 실시하여 상기 셀 영역에 형성된 게이트의 표면을 노출시키는 단계와, 상기 셀 영역의 반도체 기판상에 마스킹막을 형성하는 단계와, 상기 마스킹막을 마스크로 이용하여 상기 패리 영역의 폴리 실리콘막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(31)의 소정영역에 필드 산화막(32)을 형성하여 활성영역을 정의한다.
그리고, 상기 반도체 기판(31)상에 게이트 산화막(도시하지 않음)을 형성하고 상기 게이트 산화막상에 제 1 폴리 실리콘막(33)과 텅스텐막(34)과 실리콘 질화막(35)과 캡산화막(36)을 차례로 증착한다.
그리고, 포토 및 식각 공정으로 상기 캡산화막(36)과 실리콘 질화막(35)과 텅스텐막(34)과 제 1 폴리 실리콘막(33)과 게이트 산화막을 차례로 제거하여 셀 영역 및 패리 영역의 반도체 기판(31)에 복수개의 게이트(37)를 형성한다.
이때, 상기 셀 영역의 반도체 기판(31)상에 형성되는 게이트(37)의 밀도가 상기 패리 영역의 반도체 기판(31)상에 형성되는 게이트(37)의 밀도보다 크다.
그리고, 상기 반도체 기판(31)의 표면상에 제 1 산화막(38)을 증착하고 전면에 제 1 포토레지스트(도시하지 않음)를 도포하고, 노광 및 현상 공정으로 상기 셀 영역의 반도체 기판(31)이 노출되도록 상기 제 1 포토레지스트를 패터닝한다.
그리고, 상기 패터닝된 제 1 포토레지스트를 마스크로 상기 셀 영역의 제 1 산화막(38)을 에치백하여 상기 게이트(37) 양측면에 절연막 측벽(39)을 형성한다.
그리고, 상기 반도체 기판(31)의 전면에 제 2 폴리 실리콘막(40)을 소정 두께로 증착한다.
이때, 상기 셀 영역에 형성되는 게이트(37)와 패리 영역에 형성되는 게이트(37)의 밀도 차이로 인하여 상기 제 2 폴리 실리콘막(40)은 단차를 갖게된다.
즉, 상기 패리 영역에 형성되는 제 2 폴리 실리콘막(40)이 상기 셀 영역에 형성되는 제 2 폴리 실리콘막(40)보다 높게 형성된다.
그리고, 도 2c에 도시된 바와 같이, 상기 반도체 기판(31)의 전면에 제 2 포토레지스트(41)를 도포하고 노광 및 현상 공정으로 상기 패리 영역의 반도체 기판(31)상에만 남도록 상기 제 2 포토레지스트(41)를 패터닝한다.
이어, 상기 패터닝된 상기 제 2 포토레지스트(41)를 마스크로 이용하여 상기 셀 영역의 제 2 폴리 실리콘막(40)을 제거한 후, 상기 제 2 포토레지스트(41)를 제거한다.
이때, 상기 셀 영역의 제 2 폴리 실리콘막(40)은 상기 패리 영역의 제 2 폴리 실리콘막(40)의 높이보다 더 낮게 되도록 제거한다.
그리고, 도 2d에 도시된 바와 같이, 전면에 CMP 공정을 실시하여 상기 셀 영역의 상기 게이트(37)의 상부 표면이 노출되도록 상기 제 2 폴리 실리콘막(40)을 제거한다.
이때, 상기 패리 영역의 게이트(37) 상부의 제 2 폴리 실리콘막(40)은 셀 영역의 게이트(37) 상부의 제 2 폴리 실리콘막(40)보다 두텁기 때문에 상기 공정 이후에도 패리 영역의 게이트(37) 상부에는 상기 제 2 폴리 실리콘막(40)이 잔존한다.
그리고, 도 2e에 도시된 바와 같이, 상기 반도체 기판(31)의 표면상에 제 2 산화막(42)을 증착하고, 상기 반도체 기판(31)의 전면에 제 3 포토레지스트(43)를 도포한다.
그리고, 상기 셀 영역의 반도체 기판(31)상에만 남도록 노광 및 현상 공정으로 상기 제 3 포토레지스트(43)를 패터닝한다.
그리고, 도 2f에 도시된 바와 같이, 상기 패터닝된 상기 제 3 포토레지스트(43)를 마스크로 이용하여 상기 제 2 산화막(42)을 선택적으로 제거하여 마스킹막(42a)을 형성한다.
이때, 상기 패리 영역의 게이트(37)상에 상기 제 2 폴리 실리콘막(40)이 잔존하므로 상기 캡산화막(36)은 손실되지 않는다.
그리고, 상기 마스킹막(42a)을 마스크로 이용하여 상기 제 2 폴리 실리콘막(40)을 제거하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트상에 폴리 실리콘을 잔존시키어 이후 식각 공정에서 게이트 금속이 노출되어 산화되는 현상을 방지할 수 있으므로 게이트의 비저항을 줄일 수 있다.
둘째, 게이트의 비저항을 줄일 수 있으므로 반도체 소자의 속도 및 신뢰성을 향상시킬 수 있다.
셋째, 게이트 산화를 방지할 수 있으므로 게이트 산화에 따른 소자의 불량을 방지하여 반도체 소자의 수율을 향상시킬 수 있다.
Claims (9)
- 셀 영역 및 패리 영역의 반도체 기판에 복수개의 스택 게이트를 형성하는 단계;전면에 제 1 절연막을 증착하고 상기 셀 영역에 형성된 제 1 절연막을 선택적으로 제거하여 상기 셀 영역에 형성된 게이트 양측면에 절연막 측벽을 형성하는 단계;상기 반도체 기판의 전면에 폴리 실리콘막을 증착하는 단계;상기 셀 영역을 노출시키는 마스크를 이용한 식각 공정으로 상기 패리 영역에 형성된 폴리 실리콘막보다 일정한 크기만큼 낮게되도록 상기 셀 영역에 형성된 폴리 실리콘막을 제거하는 단계;전면에 평탄화 공정을 실시하여 상기 셀 영역에 형성된 게이트의 표면을 노출시키는 단계;상기 셀 영역의 반도체 기판상에 마스킹막을 형성하는 단계;상기 마스킹막을 마스크로 이용하여 상기 패리 영역의 폴리 실리콘막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트는 반도체 기판상에 게이트 산화막을 형성하고 게이트 산화막상에 폴리 실리콘막과 텅스텐막과 실리콘 질화막과 캡산화막을 차례로 형성한 후에 포토 및 식각 공정으로 상기 캡산화막과 실리콘 질화막과 텅스텐막과 폴리 실리콘막을 선택으로 제거하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트는 상기 패리 영역에서보다 셀 영역에서 높은 밀도로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 절연막 측벽은반도체 기판상에 제 1 절연막을 증착하고 전면에 포토레지스트를 도포하는 단계;노광 및 현상 공정으로 상기 셀 영역의 반도체 기판이 노출되도록 상기 포토레지스트를 패터닝하는 단계;상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 셀 영역의 제 1 절연막을 선택적으로 제거하여 상기 셀 영역에 형성된 게이트 양측면에 절연막 측벽을 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리 실리콘막은 상기 게이트 전극의 상부 표면이 완전히 덮일 정도로 충분히 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 셀 영역에 형성된 게이트 표면은 노출시키고, 상기 패리 영역에 형성된 게이트 상부에는 폴리 실리콘막이 잔류하도록 평탄화 공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 마스킹막은상기 반도체 기판의 전면에 절연막을 증착하고 셀 영역 상에만 남도록 상기 절연막을 선택적으로 제거하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서, 상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439102B1 (ko) * | 2002-07-18 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8669152B2 (en) | 2010-12-28 | 2014-03-11 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455378B1 (ko) * | 2002-02-09 | 2004-11-06 | 삼성전자주식회사 | 반도체 소자의 퓨즈 오픈방법 |
| JP2003243616A (ja) * | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7307002B2 (en) * | 2005-04-04 | 2007-12-11 | Spansion Llc | Non-critical complementary masking method for poly-1 definition in flash memory device fabrication |
| KR100875056B1 (ko) * | 2006-09-29 | 2008-12-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100905999B1 (ko) * | 2007-06-12 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| US8399310B2 (en) | 2010-10-29 | 2013-03-19 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
| US8658497B2 (en) | 2012-01-04 | 2014-02-25 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US8906764B2 (en) | 2012-01-04 | 2014-12-09 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US8669158B2 (en) | 2012-01-04 | 2014-03-11 | Mark D. Hall | Non-volatile memory (NVM) and logic integration |
| US8951863B2 (en) * | 2012-04-06 | 2015-02-10 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US9087913B2 (en) | 2012-04-09 | 2015-07-21 | Freescale Semiconductor, Inc. | Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic |
| US8722493B2 (en) | 2012-04-09 | 2014-05-13 | Freescale Semiconductor, Inc. | Logic transistor and non-volatile memory cell integration |
| CN103474334B (zh) * | 2012-06-06 | 2016-03-09 | 华邦电子股份有限公司 | 半导体工艺 |
| US8728886B2 (en) | 2012-06-08 | 2014-05-20 | Freescale Semiconductor, Inc. | Integrating formation of a replacement gate transistor and a non-volatile memory cell using a high-k dielectric |
| US9111865B2 (en) | 2012-10-26 | 2015-08-18 | Freescale Semiconductor, Inc. | Method of making a logic transistor and a non-volatile memory (NVM) cell |
| US8741719B1 (en) | 2013-03-08 | 2014-06-03 | Freescale Semiconductor, Inc. | Integrating formation of a logic transistor and a non-volatile memory cell using a partial replacement gate technique |
| US8716089B1 (en) | 2013-03-08 | 2014-05-06 | Freescale Semiconductor, Inc. | Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage |
| US9006093B2 (en) | 2013-06-27 | 2015-04-14 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high voltage transistor integration |
| US8877585B1 (en) | 2013-08-16 | 2014-11-04 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration |
| US9129996B2 (en) | 2013-07-31 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration |
| US8871598B1 (en) | 2013-07-31 | 2014-10-28 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US9082837B2 (en) | 2013-08-08 | 2015-07-14 | Freescale Semiconductor, Inc. | Nonvolatile memory bitcell with inlaid high k metal select gate |
| US9082650B2 (en) | 2013-08-21 | 2015-07-14 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic structure |
| US9252246B2 (en) | 2013-08-21 | 2016-02-02 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic device |
| US9275864B2 (en) | 2013-08-22 | 2016-03-01 | Freescale Semiconductor,Inc. | Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates |
| US8932925B1 (en) | 2013-08-22 | 2015-01-13 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory (NVM) cell and device structure integration |
| US9129855B2 (en) | 2013-09-30 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US8901632B1 (en) | 2013-09-30 | 2014-12-02 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology |
| US9136129B2 (en) | 2013-09-30 | 2015-09-15 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology |
| US9231077B2 (en) | 2014-03-03 | 2016-01-05 | Freescale Semiconductor, Inc. | Method of making a logic transistor and non-volatile memory (NVM) cell |
| US9252152B2 (en) | 2014-03-28 | 2016-02-02 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
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| US9257445B2 (en) | 2014-05-30 | 2016-02-09 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell and a logic transistor |
| US9379222B2 (en) | 2014-05-30 | 2016-06-28 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell |
| US9343314B2 (en) | 2014-05-30 | 2016-05-17 | Freescale Semiconductor, Inc. | Split gate nanocrystal memory integration |
| CN112701034B (zh) * | 2020-12-25 | 2024-04-26 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3323051B2 (ja) | 1995-04-26 | 2002-09-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH10144886A (ja) * | 1996-09-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6486023B1 (en) * | 1997-10-31 | 2002-11-26 | Texas Instruments Incorporated | Memory device with surface-channel peripheral transistor |
| US5858831A (en) * | 1998-02-27 | 1999-01-12 | Vanguard International Semiconductor Corporation | Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip |
| US6387759B1 (en) * | 1998-05-18 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a semiconductor device |
| KR100343291B1 (ko) * | 1999-11-05 | 2002-07-15 | 윤종용 | 반도체 장치의 커패시터 형성 방법 |
-
2000
- 2000-11-22 KR KR1020000069659A patent/KR100359780B1/ko not_active IP Right Cessation
-
2001
- 2001-11-21 US US09/989,489 patent/US6579757B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439102B1 (ko) * | 2002-07-18 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8669152B2 (en) | 2010-12-28 | 2014-03-11 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
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