CN103474334B - 半导体工艺 - Google Patents

Abstract

本发明公开了一种半导体工艺。首先，提供具有晶胞区与周边区的基底。然后，于晶胞区的基底上形成多个第一栅极结构以及于周边区的基底上形成至少一第二栅极结构。接着，于基底上形成介电层，以覆盖第一栅极结构及第二栅极结构。之后，于基底上形成非晶硅层，以覆盖第二栅极结构以及至少填满第一栅极结构之间的间隙。继之，对非晶硅层进行一再结晶工艺，以形成第一多晶硅层。

Description

半导体工艺

技术领域

本发明是有关于一种半导体工艺，且特别是有关于一种制作无孔洞或无缝隙的多晶硅层的方法。

背景技术

半导体元件为了达到降低成本及简化工艺步骤的需求，将晶胞区与周边区的元件整合在同一芯片上已逐渐成为一种趋势，例如将快闪存储器与逻辑电路元件整合在同一芯片上，则称之为嵌入式快闪存储器（embeddedflashmemory）。

在晶胞区中，漏极（drain）与共源极（commonsource）端均是采用自我对准接触窗（self-alignedcontact）的工艺，以有效微缩晶胞区的面积。已知的一种的方法是先于栅极间沉积牺牲多晶硅层（sacrificialpolysiliconlayer），然后将牺牲多晶硅层图案化以定义出圆柱状与城墙状的图案（即待形成接触窗的区域）。接着，于上述图案之间填入介电层。之后，移除牺牲多晶硅层，以于介电层中形成圆柱状与城墙状的开口。继之，于上述开口中沉积阻障层金属层与导体金属层以形成自我对准接触窗。

然而，由于在沉积牺牲多晶硅层的步骤中会产生孔洞（void）或缝隙（seam），因此介电层会沉积于孔洞或缝隙中。如此一来，于后续移除牺牲多晶硅层的步骤中，孔洞或缝隙中的介电层会阻挡或迟滞牺牲多晶硅层的蚀刻效率，导致无法完全去除漏极与共源极的牺牲多晶硅层。因而会使得晶胞区的自我对准接触窗的阻值过高甚至开路（open），严重影响元件特性与产品良率。

发明内容

有鉴于此，本发明提供一种半导体工艺，可以制作无孔洞或无缝隙的牺牲多晶硅层，以避免后续移除牺牲多晶硅层时产生多晶硅残留的问题。

本发明提供一种半导体工艺。首先，提供具有晶胞区与周边区的基底。然后，于晶胞区的基底上形成多个第一栅极结构以及于周边区的基底上形成至少一第二栅极结构。接着，于基底上形成介电层，以覆盖第一栅极结构及第二栅极结构。之后，于基底上形成非晶硅层，以覆盖第二栅极结构以及至少填满第一栅极结构之间的间隙。继之，对非晶硅层进行一再结晶工艺，以形成第一多晶硅层。

在本发明的一实施例中，上述再结晶工艺包括进行一快速热工艺。

在本发明的一实施例中，上述快速热工艺的温度可为约800℃至约1,000℃。

在本发明的一实施例中，上述半导体工艺还包括于第一多晶硅层上形成第二多晶硅层，其中非晶硅层的形成温度低于第二多晶硅层的形成温度。

在本发明的一实施例中，上述非晶硅层的形成温度可为约480℃至约520℃。

在本发明的一实施例中，上述第二多晶硅层的形成温度可为约550℃至约650℃。

在本发明的一实施例中，于第一多晶硅层上形成第二多晶硅层之前，上述半导体工艺还包括对第一多晶硅层进行一蚀刻工艺，以移除第一多晶硅层表面的自生氧化层。

在本发明的一实施例中，上述蚀刻工艺包括使用稀释氢氟酸为蚀刻剂的湿蚀刻工艺。

在本发明的一实施例中，于上述基底上形成介电层的方法包括：于基底上顺应性地形成第一氧化层，以覆盖第一栅极结构及第二栅极结构；于各第一栅极结构及第二栅极结构的侧壁上形成间隙壁；以及于基底上顺应性地形成第二氧化层，以覆盖第一栅极结构及第二栅极结构。

在本发明的一实施例中，上述各第一栅极结构包括依序堆叠在基底上的穿隧氧化层、第一导体层、栅间介电层及第二导体层，而第二栅极结构包括依序堆叠在基底上的栅氧化层及第三导体层。

在本发明的一实施例中，上述各第一栅极结构还包括依序堆叠在第二导体层上的第一金属硅化物层及第一罩幕层，且第二栅极结构还包括依序堆叠在第三导体层上的第二金属硅化物层及第二罩幕层。

基于上述，在本发明的半导体工艺中，先在较低温度下沉积第一层的非晶硅层，然后在较高温度下形成第二层的多晶硅层，且中间插入对非晶硅层的再结晶工艺以及移除再结晶后第一层的多晶硅层表面的自生氧化层。以此两阶段的沉积方式取代现有的单一沉积方式，可成功地制作无孔洞或无缝隙的牺牲多晶硅层，因此于去除漏极与共源极的牺牲多晶硅层时不会产生多晶硅残留的问题，可大幅提升元件特性与产品良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至1F为根据本发明一实施例所绘示的半导体工艺的剖面示意图。

图2为本发明的实例的晶胞区的扫描式电子显微镜照片。

图3为比较例的晶胞区的扫描式电子显微镜照片。

其中，附图标记说明如下：

100：基底

100a：晶胞区

100b：周边区

102、110：栅极结构

103：穿隧氧化层

104、106、112：导体层

105：栅间介电层

107、113：金属硅化物层

108、114：下罩幕层

109、115：上罩幕层

111：栅氧化层

116、120：氧化层

118：间隙壁

122：介电层

124：非晶硅层

125：再结晶工艺

126、128：多晶硅层

127：蚀刻工艺

具体实施方式

图1A至1F为根据本发明一实施例所绘示的半导体工艺的剖面示意图。

请参照图1A，提供基底100。基底100例如是硅基底。基底100具有晶胞区100a与周边区100b。于晶胞区100a的基底100上形成多个栅极结构102以及于周边区100b的基底100上形成至少一栅极结构110。

栅极结构102包括依序堆叠在基底100上的穿隧氧化层103、导体层104、栅间介电层105及导体层106。穿隧氧化层103的材料例如是氧化硅。导体层104作为浮置栅极，其材料例如是掺杂多晶硅。栅间介电层105例如是ONO复合层。导体层106作为控制栅极，其材料例如是掺杂多晶硅。此外，栅极结构110包括依序堆叠在基底100上的栅氧化层111及导体层112。导体层112作为逻辑元件的栅极，其材料例如是掺杂多晶硅。

形成栅极结构102与栅极结构110的方法包括以下步骤。首先，不同的堆叠材料层（未绘示）分别形成于晶胞区100a及周边区100b的基底100上。具体言之，于基底100的晶胞区100a上依序堆叠穿隧氧化材料层、第一导体材料层、栅间介电材料层及第二导体材料层，而于基底100的周边区100b上依序堆叠栅氧化材料层及第二导体材料层，其中晶胞区100a与周边区100b上的第二导体材料层为同时形成的。然后，对晶胞区100a上的第二导体材料层进行离子植入工艺。之后，对上述材料层进行至少一图案化步骤，以于晶胞区100a的基底100上形成栅极结构102以及于周边区100b的基底100上形成栅极结构110。

在一实施例中，栅极结构102可以还包括依序堆叠在导体层106上的金属硅化物层107、下罩幕层108及上罩幕层109。栅极结构110可以还包括依序堆叠在导体层112上的金属硅化物层113、下罩幕层114及上罩幕层115。形成金属硅化物层107与金属硅化物层113是为了分别降低导体层106与导体层112的阻值。金属硅化物层107与金属硅化物层113的材料相同，例如均为硅化钨。

此外，形成下罩幕层108与上罩幕层109是为了拉开字元线（由导体层106及其上的金属硅化物层107构成）与后续形成的位元线之间的最短距离。下罩幕层108与下罩幕层114的材料相同，例如均为氮化硅。上罩幕层109与上罩幕层115的材料相同，例如均为四乙氧基硅氧烷形成的二氧化硅（TEOS-SiO2）。在此实施例中，是以双层罩幕层结构为例来说明的，但本发明并不以此为限。本领域具有通常知识者应了解，也可以使用单层或大于两层的罩幕层结构。

特别要说明的是，在图1A中是以于周边区100b上形成一个栅极结构110为例来说明的，但本发明并不以此为限。本领域具有通常知识者应了解，周边区100b上可形成多个栅极结构110，周边区100b可具有高压元件区及低压元件区（未绘示），且形成于高压元件区及低压元件区上的栅氧化层具有不同的厚度。

然后，请参照图1B，于基底100上顺应性地形成氧化层116，以覆盖栅极结构102及栅极结构110。氧化层116的材料例如是高温氧化物（high-temperatureoxide，HTO），且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成栅极结构102与栅极结构110的步骤之后以及于形成氧化层116的步骤之前，也可以进行至少一离子植入步骤，以于晶胞区100a的基底100中形成多个浅掺杂区（未绘示），以及于周边区100b的高压元件区的基底100中形成多个浅掺杂区（未绘示）。

接着，于每一个栅极结构102及栅极结构110的侧壁上形成间隙壁118。间隙壁118的材料例如是氮化硅。形成间隙壁118的方法包括于基底100上沉积间隙壁材料层（未绘示）。然后，进行非等向性蚀刻工艺，以移除部分间隙壁材料层。在一实施例中（未绘示），上述移除部分间隙壁材料层的步骤也可以同时移除栅极结构之间的部分氧化层116。

之后，于基底100上顺应性地形成氧化层120，以覆盖栅极结构102及栅极结构110。氧化层120的材料例如是四乙氧基硅氧烷形成的二氧化硅（TEOS-SiO2），且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成间隙壁118的步骤之后以及于形成氧化层120的步骤之前，也可以进行至少一离子植入步骤，于晶胞区100a的基底100中形成多个重掺杂区（未绘示），以及于周边区100b的低压元件区的基底100中形成多个浅掺杂区（未绘示）。

特别要说明的是，氧化层116、间隙壁118及氧化层120构成本实施例的覆盖栅极结构102及栅极结构110的介电层122，但本发明并不以此为限。本领域具有通常知识者应了解，介电层122也可以是单层、双层或大于三层的堆叠结构。

之后，请参照图1C，于基底100上形成非晶硅层124，以覆盖栅极结构110并至少填满栅极结构102之间的间隙。在一实施例中，非晶硅层124除了填满栅极结构102之间的间隙，亦延伸覆盖栅极结构102的顶部。形成非晶硅层124的方法例如是进行化学气相沉积工艺。在一实施例中，非晶硅层124的形成温度可为约480℃至约520℃，例如490℃。此外，非晶硅层124的厚度例如是约60纳米。

接着，请参照图1D，对非晶硅层124进行再结晶工艺125，以形成多晶硅层126。再结晶工艺例如是进行快速热工艺（rapidthermalprocess，RTP）。快速热工艺的温度可为约800℃至约1,000℃，例如900℃。此外，快速热工艺可在惰性气体（例如氮气）氛围下进行数十秒（例如10秒）。

特别要说明的是，本发明的多晶硅层126是通过在较低温度下沉积非晶硅层124，再对非晶硅层124进行再结晶工艺以形成的，因此本发明的多晶硅层126不会在晶胞区100a的栅极结构102之间的空隙中产生孔洞或缝隙。亦即，本发明的多晶硅层126为无孔洞或无缝隙的多晶硅层。

之后，请参照图1E，对多晶硅层126进行蚀刻工艺127，以移除多晶硅层126表面的自生氧化层（nativeoxidelayer）。蚀刻工艺127例如是使用稀释氢氟酸（dilutehydrofluoricacid，DHF）为蚀刻剂的湿蚀刻工艺。在一实施例中，上述湿蚀刻工艺例如是移除25埃的热氧化膜。

继之，请参照图1F，于多晶硅层126上形成多晶硅层128。形成多晶硅层128的方法例如是进行化学气相沉积工艺。在一实施例中，多晶硅层128的形成温度可为约550℃至约650℃，较佳为约600℃至约650℃，更加为约620℃。此外，多晶硅层128的厚度例如是约160纳米。

特别要注意的是，由于晶胞区100a的表面轮廓（topography）在形成多晶硅层126后已变得较为平坦，因此形成多晶硅层128的过程中不会于晶胞区100a处产生孔洞或缝隙。所以，此处可使用较高的沉积温度来形成多晶硅层128，以提升沉积速率并增进产能。

至此，完成本发明的牺牲多晶硅层的制作。后续形成形成自对准接触窗的步骤（包括将牺牲多晶硅层图案化、沉积介电层、移除牺牲多晶硅层、填入阻障层金属层与导体金属层等等）均为本领域具有通常知识者所熟知，于此不再赘述。

以下，将提出一个实例及一个比较例来验证本发明的功效。

实例

首先，提供具有如图1B所示结构的硅基底。然后，在490℃的温度下沉积60纳米的非晶硅层，以覆盖周边区的栅极结构以及至少填满晶胞区的栅极结构之间的间隙。接着，利用快速热工艺进行非晶硅层的再结晶工艺，以形成第一多晶硅层，其操作条件为在900℃的氮气氛围下进行10秒。之后，以稀释氢氟酸去除第一多晶硅层表面的自生氧化层。继之，在620℃的温度下沉积160纳米的第二多晶硅层。

比较例

首先，提供具有如图1B所示结构的硅基底。然后，在600℃的温度下直接沉积220纳米的多晶硅层于基底上，以覆盖晶胞区及周边区的栅极结构。

图2及图3分别为实例及比较例的晶胞区的扫描式电子显微镜（SEM）照片。可清楚得知，以本发明的两阶段沉积方式形成的牺牲多晶硅层于晶胞区的栅极结构之间并没有发现孔洞或缝隙，如图2所示。另一方面，以现有方式形成的牺牲多晶硅层在晶胞区的栅极结构之间形成有明显的孔洞，如图3的虚线处所示。

综上所述，在本发明的半导体工艺中，第一多晶硅层是在较低温度下沉积非晶硅层，再对非晶硅层进行再结晶工艺以形成的，因此第一多晶硅层不会在晶胞区的栅极结构之间的空隙中产生孔洞或缝隙。此外，第二多晶硅层形成在第一多晶硅层上，此时表面轮廓已较为平坦，因此也不会在晶胞区处产生孔洞或缝隙。另外，可使用较高的沉积温度来形成第二多晶硅层以提升沉积速率。如此一来，本发明的两阶段的沉积方式可以形成无孔洞或无缝隙的牺牲多晶硅层，因此于后续去除漏极与共源极的牺牲多晶硅层时不会产生多晶硅残留的问题，可大幅提升元件特性与产品良率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种半导体工艺，包括：

提供一基底，所述基底具有一晶胞区与一周边区；

于所述晶胞区的所述基底上形成多个第一栅极结构以及于所述周边区的所述基底上形成至少一第二栅极结构；

于所述基底上形成一介电层，以覆盖所述多个第一栅极结构及所述第二栅极结构；

于所述基底上形成一非晶硅层，以覆盖所述第二栅极结构以及至少填满所述多个第一栅极结构之间的间隙；

对所述非晶硅层进行一再结晶工艺，以形成一第一多晶硅层；以及

于所述第一多晶硅层上形成一第二多晶硅层，其中所述非晶硅层的形成温度低于所述第二多晶硅层的形成温度。

2.如权利要求1所述的半导体工艺，其中所述再结晶工艺包括进行一快速热工艺。

3.如权利要求2所述的半导体工艺，其中所述快速热工艺的温度为800℃至1,000℃。

4.如权利要求1所述的半导体工艺，其中所述非晶硅层的形成温度为480℃至520℃。

5.如权利要求1所述的半导体工艺，其中所述第二多晶硅层的形成温度为550℃至650℃。

6.如权利要求1所述的半导体工艺，于所述第一多晶硅层上形成所述第二多晶硅层之前，还包括对所述第一多晶硅层进行一蚀刻工艺，以移除所述第一多晶硅层表面的自生氧化层。

7.如权利要求6所述的半导体工艺，其中所述蚀刻工艺包括使用稀释氢氟酸为蚀刻剂的湿蚀刻工艺。

8.如权利要求1所述的半导体工艺，其中于所述基底上形成所述介电层的方法包括：

于所述基底上顺应性地形成一第一氧化层，以覆盖所述多个第一栅极结构及所述第二栅极结构；

于各所述第一栅极结构及所述第二栅极结构的侧壁上形成一间隙壁；以及

于所述基底上顺应性地形成一第二氧化层，以覆盖所述多个第一栅极结构及所述第二栅极结构。

9.如权利要求1所述的半导体工艺，其中各所述第一栅极结构包括依序堆叠在所述基底上的一穿隧氧化层、一第一导体层、一栅间介电层及一第二导体层，而所述第二栅极结构包括依序堆叠在所述基底上的一栅氧化层及一第三导体层。

10.如权利要求9所述的半导体工艺，其中各所述第一栅极结构还包括依序堆叠在所述第二导体层上的一第一金属硅化物层及一第一罩幕层，且所述第二栅极结构还包括依序堆叠在所述第三导体层上的一第二金属硅化物层及一第二罩幕层。