CN103972067B - 具有取代栅极结构的集成电路及其制造方法 - Google Patents

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Abstract

一种具有取代栅极结构的集成电路及其制造方法，制造集成电路的方法包括形成层间介电(ILD)层于虚拟栅极堆栈上方。虚拟栅极堆栈包括形成于半导体基底上方的虚拟栅极结构、硬掩模层、以及侧壁分隔物。本方法再包括移除虚拟栅极堆栈至少一上方部分以在ILD层内形成第一开口、通过完全移除虚拟栅极堆栈的虚拟栅极结构扩展第一开口以形成第一扩展开口、以及在第一开口内和第一扩展开口内沉积至少一功函数材料层。还有，本方法包括移除第一开口内的部分功函数材料并且在功函数材料的残余部位上方沉积低电阻材料，借以形成包括有功函数材料残余部位和低电阻材料的取代金属栅极结构。

Description

具有取代栅极结构的集成电路及其制造方法
技术领域
本文所述的具体实施例大致关于集成电路及用于制造集成电路的方法。更尤甚者，本发明是关于集成电路及用于制造具有取代栅极结构的集成电路的方法。
背景技术
单一集成电路上数百万如晶体管的电路组件的整合必需进一步大幅缩减或微缩化包括互连结构在内电路组件的实体尺寸。微缩化已大幅提升晶体管工程的复杂度，举例如加入浅掺杂漏极结构、源极/漏极区的多重布植、栅极和源极/漏极的硅化、以及多重侧壁分隔物。
高效能驱动需要微电子组件的高速操作而需要高驱动电流加上低漏电，也就是低关闭状态电流，以降低功耗。一般而言，易于符合期待提升晶体管驱动电流的结构化及掺杂参数负面地影响漏电流。
金属栅极电极已进展到通过降低多晶硅空乏而改良驱动电流。然而，单纯地以金属栅极电极取代多晶硅栅极电极可能会在为了活化源极/漏极布植于如超过900℃的温度等高温退火之前在形成金属栅极电极时产生问题。此等制造技术可能衰减(degrade)金属栅极电极或造成与栅极介电质的交互作用，从而负面地影响晶体管效能。
已研发取代栅极技术以解决用金属栅极电极代替多晶硅栅极电极带来的问题。例如，在初始处理期间使用多晶硅栅极直到已实施用以活化源极/漏极布植的高温退火。接着，移除并且以金属栅极取代多晶硅。
横向缩放(scaling)带来额外的问题，如接触件的形成。例如，一旦所接触的栅极间距(gate pitch)达到大约64纳米(nm)，便无足够空间在栅极线之间布置(land)接触件并且仍在栅极线与接触件之间维持可靠的电隔离特性。已研发自对准接触(SAC)方法解决此问题。现有的SAC方法含括使取代金属栅极结构凹陷，其包括两个功函数金属衬垫(metalliner)(例如TiN、TaN、TaC、TiC、TiAlN等)以及导电金属(例如W、Al等)，接着进行介电帽材沉积和化学机械研磨(CMP)。然而，为了设置正确的装置用功函数，有时需要厚的功函数金属衬垫(例如总厚度大于7纳米如TiN、TiC、TaC、TiC、或TiAlN等不同金属的组合)。随着栅极长度持续缩减，例如针对次15纳米栅极，取代栅极结构窄到以至于其将由功函数金属衬垫单独予以「夹止(pinched-off)」，较低电阻栅极金属残留少量或无空间。这将对栅极长度小的装置造成高电阻问题，并且也将在SAC取代栅极金属凹处造成问题。
因此，期待提供整合具有功函数金属衬垫兼容性的金属取代栅极及自对准接触件的集成电路制造方法。此外，本发明的其它期望特征及特性经由后续本发明的实施方式及权利要求书搭配附图、发明内容、以及本背景技术将变得显而易知。
发明内容
本文揭示的是制造具有取代金属栅极结构的集成电路的方法、以及借以形成的集成电路。依据示例性具体实施例，制造集成电路的方法包括形成层间介电(ILD)层于虚拟栅极堆栈上方的步骤。虚拟栅极堆栈是形成于半导体基底上方。虚拟栅极堆栈包括虚拟栅极结构、置于虚拟栅极结构上方的硬掩模、以及沿着虚拟栅极结构与硬掩模的侧边而设置的侧壁分隔物。本发明再包括移除虚拟栅极堆栈的至少一上方部分用以在ILD层中形成第一开口、在第一开口内沿着ILD层形成薄衬垫、通过完全移除虚拟栅极堆栈的虚拟栅极结构扩展第一开口以形成第一扩展开口，借以曝露半导体基底的一部分，以及在第一开口内和第一扩展开口内沉积至少一功函数材料层。还有，本方法包括移除第一开口内的部分功函数材料以及在功函数材料的残留部位上方沉积低电阻材料，借以形成包括有功函数材料的残留部位和低电阻材料的取代金属栅极结构。
根据另一示例性具体实施例，集成电路包括半导体基底以及形成于半导体基底上方的第一与第二侧壁分隔物。第一与第二侧壁分隔物具有第一高度并且是以空间彼此分开。集成电路再包括置于空间中的至少一功函数材料。至少一功函数材料是沉积至至少与第一高度同高的第二高度。还有，集成电路包括形成于至少一功函数材料上方的低电阻材料。
根据又一示例性具体实施例，制造集成电路的方法包括在虚拟栅极堆栈上方形成层间介电(ILD)层。在半导体基底上方形成虚拟栅极堆栈以及在半导体基底上方形成虚拟氧化物层。虚拟栅极堆栈包含虚拟栅极结构、置于虚拟栅极结构上的硬掩模、和沿着虚拟栅极结构与硬掩模的侧部而设置并且处于虚拟氧化物层上方的侧壁分隔物。本方法再包括移除虚拟栅极堆栈的至少一上方部分以在ILD层中形成第一开口。移除至少上方部分的步骤包括移除硬掩模和侧壁分隔物毗邻该硬掩模的部分。本方法再包括在第一开口内沿着ILD层形成薄硅氮化物衬垫，通过完全移除虚拟栅极堆栈的虚拟栅极结构和一部分置于其下的虚拟氧化物层扩展第一开口以形成第一扩展开口，借以曝露一部分半导体基底，以及在第一开口内和第一扩展开口内沉积一层第一功函数材料和一层第二功函数材料。还有，本方法包括在第一开口内沉积有机平整化层、移除第一开口内第一与第二功函数材料层的部分，使用有机平整化层作为蚀刻掩模、移除有机平整化层、重新形成一部分侧壁分隔物、以及在功函数材料层的残留部位上和侧壁分隔物的重新形成部分之间沉积低电阻钨材料，借以形成包括该函数材料之残留部位和该低电阻材料的取代金属栅极结构。本方法视需要地包括在该取代金属栅极结构上方形成帽盖层。
所提供的发明内容是以下文实施方式中进一步说明的简化形式介绍一些挑选出来的概念。本总结的目的不在于识别所请求的发明标的的关键特征或必要特征，其目的也不在于协助决定所请求的发明标的的范畴。
附图说明
本发明将在后文搭配附图予以说明，其中相同的组件符号代表相称的组件，并且其中：
图1是根据本揭示一个具体实施例描述具有取代栅极结构的集成电路制造方法的流程图；
图2至图13为描述图1方法特定方面供制造具有取代栅极结构的集成电路的部分形成的集成电路的部分剖面图。
主要组件符号说明
100 方法
101至107 步骤
200 虚拟栅极堆栈
201 基底
202 硅氧化层
203 层间介电(ILD)层
204 侧壁分隔物
205 虚拟栅极结构
206 硬掩模
207 源极/漏极区
214 层件
215 高k材料层
216 第一功函数材料第一层件
217 第二功函数材料第一层件
218 第一功函数材料第二层件
219 牺牲间隙填料
224 侧壁分隔物
250 第一开口
251 第一扩展部分
252 第二扩展开口
253 第三扩展开口
255 第二开口
260 低电阻材料层
270 介电帽盖层。
具体实施方式
底下的详细说明本质仅属示例性并且目的不在于限制本发明或本发明的应用及使用。如本文所使用，用字「示例性」意指「作用为实施例、实例、或描述」。因此，本文所述作为「示例性」的任何具体实施例不一定要予以推断成比其它具体实施更佳或更有优势。所有本文所述的具体实施例都为示例性具体实施例，是提供让本领域的技术人员制作或使用本发明并且非限制申请专利范围所界定的本发明范畴。此外，也无意受限于前述技术领域、背景技术、发明说明、或底下具体实施方式中呈现的任何表达性或隐喻性理论。
为了简洁，本文不详述关于半导体装置制造的现有技术。此外，本文所述的各种任务(task)和处理(process)步骤(step)可予以合并于具有本文未予详述的额外步骤或功能的更全面性程序(procedure)或处理内。尤其是，制造基于半导体的集成电路的各种步骤是熟知的，以致为了简洁，许多现有步骤在本文中仅予以简述或将予以全部省略而未提供熟知的处理细节。
本文所述的技巧及技术是用于制造MOS集成电路装置，包括nMOS集成电路装置、pMOS集成电路装置、以及cMOS集成电路装置。尤其是，本文所述的处理步骤是搭配形成包括有平面型和非平面型集成电路两者在内的集成电路用栅极结构的任何半导体装置制造处理予以使用。虽然术语「MOS」正确来说意指具有金属栅极电极与氧化物栅极绝缘体的装置，但此术语在全文中仍是用于意指包括有置于栅极绝缘体(无论是氧化物或其它绝缘体)上的导电栅极电极(无论是金属或其它导电材料)的任何半导体装置，其是依次置于半导体基底上。
根据本揭示一个具体实施例用于制造MOS集成电路的示例性方法100是在图1中予以提出。将附带参照图2至图13中部分形成集成电路的剖面描述而在下文更详细地说明图1中方法100的各种方法步骤(101-107)。
示例性方法100中的第一步骤101包括在「虚拟栅极」堆栈上形成层间介电(ILD)层。附带参照图2，在一具体实施例中，所描述的是部分形成的集成电路(IC)在形成取代栅极结构于其上之前的剖面图。部分形成的IC包括半导体基底201。如本文所使用者，术语「半导体基底」是用于包含现有用于半导体产业供制作电气装置的半导体材料。「半导体材料」包括单晶硅材料，如通常在半导体产业中所使用相对纯质或掺有杂质的单晶硅材料，以及多晶硅材料，和混合有锗、碳、及诸如此类等其它元素的硅。另外，「半导体材料」包括其它材料，如相对纯质和掺有杂质的锗，砷化镓以及其它三五族化合物，锌氧化物，玻璃，以及诸如此类。还有，基底201可为平面型基底，如主体Si、SOI、或包括有FIN或纳米线的3D基底。
图2所示的半导体基底201包括置于半导体基底201表面上的薄(也就是小于5纳米厚)绝缘硅氧化层202。硅氧化层202是经提供作为「虚拟」层以促进后续中间层在取代金属栅极结构形成于其上时的沉积，并且最终是在形成取代栅极材料之前予以(部分)移除，下文将有更详细的说明。
在半导体基底201和硅氧化层202之上提供的是「虚拟栅极」堆栈200。虚拟栅极堆栈200包括通过硬掩模206予以帽盖(cap)的「虚拟」多晶硅栅极结构205。硬掩模206是由例如各类材料所制成，包括硅氮氧化物、非晶硅、硅氧化物、硅氮化物、以及诸如此类。在相对基础上，虚拟栅极结构205薄于硬掩模206。例如，如图2所示，硬掩模206较佳是虚拟栅极结构205厚度的大约2到大约5倍。在一具体实施例中，虚拟栅极结构205的厚度是大约10纳米到大约50纳米，并且硬掩模206的厚度是大约30纳米到大约200纳米。虚拟栅极堆栈200再包括侧壁分隔物204，其是呈现于虚拟闸结构205和硬掩模206两侧上。自分隔物形成层形成侧壁分隔物204，该侧壁分隔物204本身是经由覆面沉积(blanket deposition)硅氮化物、硅氧化物、或另一种适用的介电质材料予以形成。分隔物形成层接着是经历一系列蚀刻步骤以形成侧壁分隔物204。例如，进行非等向性或方向性蚀刻以移除分隔物形成层的经选择部分，借以产生毗邻虚拟栅极结构205和硬掩模206的对侧的侧壁分隔物204。所形成的侧壁分隔物204之间的空间，以及从而虚拟栅极结构205和硬掩模206的宽度在一具体实施例中是介于大约10纳米及大约30纳米之间。如本技术所已知者，也提供源极/漏极区207。
同样地，图2描述IC相关的所谓「栅极后制(gate last)」技术中所现有并且熟知在沉积任何高k、阻障层(barrier)、或取代栅极填充材料之前于取代栅极形成处理阶段的部分形成之IC。同样地，不需提供关于图案化与形成硅氧化层202、虚拟栅极堆栈200、以及形成侧壁分隔物204有关的更多细节。
现在请参阅图3，层间介电(ILD)层203是形成为覆于基底201、虚拟硅氧化层202、以及虚拟栅极堆栈200上。ILD层203可包括沉积的硅氧化物、硅氮化物、或硅氮氧化物、或另一种适用于在半导体晶体管结构之间提供电气隔离的材料。ILD层203可使用例如PECVD、低压化学气相沉积(LPCVD)、或CVD制程而予以覆面沉积。在一具体实施例中，ILD层203包括硅氧化物材料并且具有大约50纳米到大约1微米的厚度(介于氧化层202与ILD层203顶部之间)，例如大约100纳米到大约500纳米的厚度。
方法100进入步骤102，其包括移除虚拟栅极堆栈的至少上方部分用以在ILD层内形成第一开口。进一步如图4所示，一部分ILD层203、一部分侧壁分隔物204、以及一部分硬掩模206是使用合适的蚀刻或平整化技术予以移除。硬掩模206的功用是供蚀刻或平整化步骤的蚀刻中止，使得仅一部分硬掩模206遭到移除。在一实施例中，部分形成的IC是使用化学机械平整化(CMP)予以平整化，其中ILD层203是连同研磨垫(polishing pad)曝露于磨蚀性(abrasive)和侵蚀性(corrosive)的化学浆料(通常是胶质(colloid))。由于CMP步骤具有硬掩模206作用为蚀刻中止，故移除大约10纳米到大约40纳米的侧壁分隔物204及硬掩模206(取决于其原始厚度)。
现在请参阅图5，硬掩模206的残留部位及一部分与其毗邻的侧壁分隔物204是使用对硬掩模206及侧壁分隔物204有选择性的蚀刻化学予以蚀刻，从而在ILD层203内形成第一开口250(或者，可运用两道分开的蚀刻步骤)。例如，在如本文所述的侧壁分隔物204及/或硬掩模206是由硅氮化物材料所制成的具体实施例中，适用的蚀刻技术包括涂敷热磷酸、或选择性SiN电浆干蚀刻。虚拟多晶硅栅极结构205的功用在于此蚀刻步骤用的蚀刻中止。随着磷酸选择性蚀刻硅氧化物上方的硅氮化物(如上所述，可形成ILD层203)，在蚀刻硬掩模206和侧壁分隔物204之后即在ILD层203内形成第一开口250。
方法100进入步骤103，其包括沿着第一开口的ILD侧壁形成薄衬垫。如图6所示，硅氮化物或其它适用的绝缘衬垫材料的薄(也就是小于大约5纳米)层214是保形地沉积在第一开口250内。层件214可使用例如PECVD、低压化学气相沉积(LPCVD)、CVD制程、或ALD制程而保形地沉积。之后，在第一开口250内施加非等向性蚀刻，使得仅蚀刻层件214的水平表面(也就是，层件214的表面未毗邻ILD层203的部分)。此蚀刻可通过例如电浆或反应式离子蚀刻(RIE)使用基于三氟甲烷/氧气(CHF3/O2)的化学来蚀刻由硅氮化物制成的实施例中的层件214而予以进行。如图6所示，所产生的结构包括第一开口250内沿着ILD层203的壁件但不在侧壁分隔物204或虚拟栅极结构205的残留部分上方的薄硅氮化物层214。
方法100进入扩展第一开口的步骤104。如图7所示，第一开口250是通过蚀刻虚拟栅极结构205以及其下的虚拟硅氧化层202而扩展。此蚀刻可通过例如内含氯或HBr的蚀刻剂气体或使用如热氨等湿化学以非等向性蚀刻多晶硅虚拟栅极结构205来进行。其它用于非等向性蚀刻多晶硅的适用蚀刻剂化学及条件在本技术是广为人知的。所产生的第一开口250的第一扩展部分251完全扩展至基底201，从而曝露一部分基底201。取决于虚拟栅极结构205的原始厚度，第一扩展部分251的深度是介于大约10纳米与大约50纳米之间(介于基底201的曝露表面与侧壁分隔物204的残留部分顶部表面之间的距离)。再次取决于虚拟栅极结构205的原始宽度，第一扩展部分251的宽度是介于大约10纳米与大约30纳米之间。侧壁分隔物204及层件214的残留部分未在此步骤遭到蚀刻，并且其如图7所示而残留。在替代具体实施例中，层件214可在沉积功函数材料之前予以移除(在层件214由硅氮化物制成条件下使用例如HF蚀刻化学)，下文关于图8有更详细的说明。
方法100进入形成取代栅极结构的功函数材料层的步骤105。现在请参阅图8，首先沉积高k材料层215作为阻障层以避免将要沉积的取代金属栅极漏电。高k材料层215如本技术领域众所周知可包括铪(Hf)或锆(Zr)、或任何其它具有够高介电常数的金属氧化物。在示例性具体实施例中，层件215用的高k材料是HfO2。高k材料层215可通过本技术领域已知在第一开口250内及第一扩展部分251内提供其保形沉积的任何技术予以沉积。在一具体实施例中，高k材料层215是使用原子层沉积(ALD)予以沉积。
再如图8所示，一或多层功函数材料层是被沉积、图案化、以及蚀刻于高k层215上。在特定具体实施例中，如图8所示，两分离功函数材料是经表示为沉积在高k层215上，其包括第一功函数材料的第一层件216、于第一功函数材料的第一层件216上沉积的第二功函数材料的第一层件217、以及沉积在第二功函数材料的第一层件217上的第一功函数材料的第二层件218。在本具体实施例中，第一扩展部分251是由高k层215及功函数材料层216至218完全填充。另外，一部分第一开口(在第一扩展部分251上方)是由高k层215及功函数材料层216至218特别沿着其侧壁(也就是，若其先前已遭移除就沿着薄层214)并且在侧壁分隔物204的残留部分上方予以填充。如图8所示，一部分第一开口250维持开放。在其它具体实施例中，仅沉积单一功函数材料层以排列(line)第一部分250及第一扩展部分251。各种层件中所提供的各种功函数材料在本技术领域中属于已知，并且本揭示非意图受限于功函数材料或任何数量的功函数材料层。另外，关于任一具体实施例，将了解应该以充分厚度提供功函数金属层(例如216至218)而设定正确的临界电压(Vt)。例如，为了制造nFET，功函数金属应该为大约7纳米到大约10纳米厚，使得第一扩展开口251遭到完全填充并且第一开口250至少一部分维持开放(未填充)。
在一实施例中，要予以形成的IC可呈n型，也就是nFET。如此，第一或第二功函数材料至少其一是n型功函数材料。任何在能隙n侧并且可使用提供保形沉积的制程而沉积的材料都可当作功函数材材。例如，CVD可用于沉积此材料。在一具体实施例中，n型功函数材料是TaC。TaC具有4.1电子伏特(eV)的功函数，并且是适用于在CVD制程中使用。当然，可使用许多其它n型功函数材料。这些包括但不局限于Ti、Y、Mn、以及Er。在另一实施例中，要予以形成的IC可呈p型，也就是pFET。如此，第一或第二功函数材料至少其一为p型功函数材料。任何在能隙p侧并且可使用提供例如ALD的保形沉积的处理而沉积的材料都可用于功函数材料。在一具体实施例中，p型功函数材料是TiN。TiN具有5.2eV的功函数并且是适用于ALD制程。当然，可使用许多其它p型功函数材料。这些包括但不局限于Pt、Ir、以及Ni。
在特定实施中，仅通过实施例，功函数层216至218是提供如下：层件216是厚度沉积至大约1纳米到大约2纳米的一层TiN，例如，大约1纳米。层件217是厚度沉积至大约3纳米到大约7纳米的一层TiC，例如大约5纳米。还有，层件218是厚度沉积至大约1纳米到大约2纳米的一层TiN，例如大约1纳米。然而，层件218称为「帽盖」层，并且可提供至沉积层件215至217后足以填充第一扩展部分251残留的任何开放部分的任何厚度。
方法100进入形成取代金属栅极的步骤106。现在请参阅图9，在一具体实施例中可为有机平整化层(OPL)或氧化物材料的牺牲间隙填料219是形成为覆于第一功函数材料的第二层218(或其它具体实施例中的其它功函数层)上。间隙填料可过量装填(overfill)第一开口250的残留开放部分，接着是平整化及凹陷，使得开口250仅底部部分以牺牲材料219予以填充，并且功函数金属的顶部部分是被曝露(也就是层件218的顶部部分)。牺牲间隙填料层219可由已知的OPL材料制成，如各种有机聚合物，或氧化物材料可在氧化物或可流动氧化物上旋涂(spin)。
如图10所示，在沉积并且蚀刻牺牲层219后，功函数材料层216至218除了其直接处于残留牺牲间隙填材层219下方的部分外一概予以移除。也就是，牺牲间隙填材料219作用为防止蚀刻曝露于其下方的层件216至218的掩模。(当然，可能无法避免的是，在此蚀刻处理期间，层件219下方层件216至218任一侧的少量部分(例如，大约1纳米)可在此步骤期间予以蚀刻，如图10所示，导致层件219的残留部位稍宽于置于其下方的层件216至218的残留部分)。用于此步骤的蚀刻剂应该对高k材料及牺牲间隙填料上的第一与第二功函数材料呈选择性。适用的蚀刻剂包括氨水、过氧化氢、以及水混合组成的湿蚀刻剂(NH4OH:H2O2:H2O，在本技术领域常称为「SC1」溶液–混合物的成分比率可取决于期望的蚀刻特性而予以调整–如本技术领域所熟知者)。蚀刻程序导致第二及第三扩展开口252、253在侧壁分隔物204的残留部分上方残留层件216至219的对侧上形成。
如图11所示，在后续系列的蚀刻步骤中，得以移除毗邻层件214的高k材料层215及牺牲间隙填料层219。若层件219为OPL层，已知的OPL蚀刻技术包括还原「灰化」，其中半导体装置是曝露于高温(例如大于大约200℃)用以将OPL材料中的碳氧化成脱离装置的气态碳氧化物(例如CO2)。高k材料蚀刻将取决于所用的高k材料的特定类型。在其中铪氧化物已用于层件215的示例性具体实施例中，使用IPA(异丙醇)/HF溶液的湿蚀刻是适合的。在替代具体实施例中，如上所述，牺牲间隙填料层219是可在此步骤使用HF溶液予以移除的「旋涂」氧化层。
现在请参阅图12，可在原始侧壁分隔物204的残留部位上方重新形成新的侧壁分隔物224。侧壁分隔物224是形成自分隔物形成层，其本身是经由覆面沉积硅氮化物、硅氧化物、或另一种适用的介电材料而予以形成。分隔物形成层接着是经历一系列蚀刻步骤以形成侧壁分隔物224。例如，得以进行非等向性或方向性蚀刻以移除分隔物形成层的经选择部位借以产生邻接残留层件214的对侧的侧壁分隔物224。在其中侧壁分隔物224及层件214是由硅氮化物SiCN、或SiBCN等低k材料构成的示例性具体实施例中，第二及第三扩展开口252、253的尺寸是某种程度通过形成侧壁分隔物204的残留部位的侧壁分隔物224而予以缩减。然而，在侧壁分隔物224与扩展于侧壁分隔物204的残留部分上方的功函数材料层216至218的残留部位之间残留宽度大约1纳米到大约5纳米的空间。
之后，现在请参阅图13，低电阻材料层260是沉积于功函数材料层216至218上。低电阻材料层260是经沉积成填充第二与第三扩展开口252、253以及介于侧壁分隔物224之间的第二开口255的一部分。在一具体实施例中，低电阻材料层260是低电阻钨(LRW)材料。在其它具体实施例中，层件260是经掺杂的非晶硅材料。层件216至218的残留部位以及所沉积的低电阻材料层形成取代金属栅极。
根据本揭示内容，第一扩展开口251界定「实际」栅极长度，其将决定装置效能。然而，第一扩展开口251对于功函数金属填充并且使开口凹陷而言太小。通过在第一扩展开口251上方实施较宽的第一开口250，其变得有可能通过填充额外牺牲材料并且将曝露区蚀刻掉而使功函数金属凹陷。整体栅极电阻也相对小，理由是第一扩展开口251的高度相对低，如上所述，以及第一开口250较高并且以低电阻材料予以填充。
方法100进入形成帽盖层于取代金属栅极上的步骤107。再请参阅图13,介电帽盖层270是沉积于取代金属栅极的低电阻材料层260上。在一具体实施例中，SiN或SiCN可用作为介电帽盖层270。介电帽盖层270填充第二开口255的残留部分，借以覆盖曝露于其间的层件。SiN在一具体实施例可使用增强型化学气相沉积(PECVD)予以沉积。之后，如本技术领域中所知者，可运用化学机械平整化以将所述结构的高度缩减到期望厚度以供进一步处理。
虽然未作图标，但所述的部分形成的集成电路是通过例如对源极与漏极区以及对栅极电极提供电气接触以现有方式予以完成。此现有处理可包括例如沉积层间介电质、蚀刻接触通孔、以导电栓塞(plug)填充接触通孔、以及诸如此类，如制造半导体电路所属领域的技术人员所熟知者。额外的后处理可包括形成一或多层金属层(M1、M2等)以及介于其间的层间介电层用以在集成电路中完成各种电气连接。本揭示非意图排除如需用以完成功能性集成电路制造的此等进一步处理步骤。
如此，本文所揭示的技术主题在一具体实施例中包括相较于本技术领域现有所用技术具有许多优点用于形成取代栅极结构的集成电路制造技术。例如，所述的处理流程提供与自对准接触处理流程兼容的稳健处理流程以形成取代金属栅极。目前所述的处理流程在栅极长度缩放小到功函数材料层完全填充栅极结构时提供利用低电阻用于制作取代栅极结构的方法。
尽管前述本发明的详细说明中已呈现至少一个示例性具体实施例，但应了解仍存在大量变化。也应该了解一或多个示例性具体实施例只是实施例，并且非意图以任何方式限制本发明的范畴、应用性、或配置。反而，前述详细说明将提供本领域的技术人员用于实现本发明示例性具体实施例的方便蓝图(road map)，理解到可在示例性具体实施例中所述组件的功能及列置进行各种变更而不脱离如权利要求书以及其法律均等中所提的范畴。

Claims (22)

1.一种制造集成电路的方法，包含如下步骤：
形成于虚拟栅极堆栈上方的层间介电层，该虚拟栅极堆栈形成于半导体基底上方，该虚拟栅极堆栈包含虚拟栅极结构、硬掩模设置于该虚拟栅极结构上方、和侧壁分隔物沿着该虚拟栅极结构与该硬掩模的侧边设置；
移除该虚拟栅极堆栈的至少一上方部分，以在该层间介电层内形成第一开口；
在该第一开口内沿着该层间介电层形成薄衬垫；
通过完全移除该虚拟栅极堆栈的该虚拟栅极结构扩展该第一开口以形成第一扩展开口，借以曝露该半导体基底的一部分；
在该第一开口内和该第一扩展开口内沉积至少一功函数材料层；
移除该第一开口内的部分该至少一功函数材料层；以及
在该至少一功函数材料层的残留部位上方沉积低电阻材料，借以形成包含该至少一功函数材料层的该残留部位和该低电阻材料的取代金属栅极结构。
2.根据权利要求1所述的方法，更包含在该取代金属栅极结构上方形成帽盖层。
3.根据权利要求1所述的方法，其中，移除该虚拟栅极堆栈的至少该上方部分包含移除该硬掩模以及移除该侧壁分隔物的一部分。
4.根据权利要求1所述的方法，其中，形成该薄衬垫包含在该第一开口内保形地沉积该薄衬垫，接着自该侧壁分隔物的残留部位及该虚拟栅极结构移除该薄衬垫。
5.根据权利要求1所述的方法，其中，形成该薄衬垫包含形成薄硅氮化物衬垫。
6.根据权利要求1所述的方法，其中，沉积至少一功函数材料层包含沉积厚于该第一开口与该第一扩展开口一半宽度的功函数金属层。
7.根据权利要求6所述的方法，其中，沉积至少一功函数材料层包含沉积该第一功函数材料层的第一层、该第一功函数材料层的该第一层上方的第二功函数材料层的第一层、以及该第二功函数材料层的该第一层上方的该第一功函数材料层的第二层。
8.根据权利要求1所述的方法，更包含在沉积该至少一功函数材料层之前沉积阻障材料层。
9.根据权利要求1所述的方法，更包含在沉积该至少一功函数材料层之前移除部分该薄衬垫。
10.根据权利要求1所述的方法，其中，移除部分该至少一功函数材料层包含移除该功函数材料层毗邻该层间介电层以及在该侧壁分隔物的残留部位上方的部分。
11.根据权利要求10所述的方法，更包含在移除该功函数材料层的该部分之前于该第一开口中沉积牺牲层。
12.根据权利要求11所述的方法，更包含在移除该功函数材料层的该部分后接着移除该牺牲层。
13.根据权利要求1所述的方法，更包含在移除该至少一功函数材料层的该部分后接着重新形成至少部分该侧壁分隔物。
14.根据权利要求1所述的方法，其中，沉积该至少一功函数材料层包含沉积p型功函数材料层。
15.根据权利要求1所述的方法，其中，沉积该至少一功函数材料层包含沉积n型功函数材料层。
16.根据权利要求1所述的方法，其中，沉积该低电阻材料包含沉积钨材料。
17.根据权利要求1所述的方法，其中，该半导体基底包含设置于其上方的虚拟氧化物层，以及其中，扩展该第一开口更包含移除该虚拟氧化物层的一部分。
18.一种集成电路，包含：
半导体基底；
置于该半导体基底上方的氧化层；
形成于该氧化层上方并与该氧化层接触的第一与第二侧壁分隔物，该第一与第二侧壁分隔物具有第一高度并且是以空间彼此分开；
置于该空间中的至少一层功函数材料，其中，部分该至少一层功函数材料是沿该半导体基底纵向方向延伸，以及部分该至少一层功函数材料被沉积至大于该第一与第二侧壁分隔物的该第一高度的第二高度；以及
形成于该至少一层功函数材料上方的低电阻材料。
19.根据权利要求18所述的集成电路，更包含沉积于该空间中并且毗邻于该至少一层功函数材料的一层高k材料，其中，该高k材料是沉积至第三高度，以及其中，该第二高度是大于该第三高度。
20.根据权利要求18所述的集成电路，更包含分别形成于该第一与第二侧壁分隔物上方的第三与第四侧壁分隔物，该第三与第四侧壁分隔物具有大于该第二或第三高度的第四高度，该第三与第四侧壁分隔物包含低k材料，以及其中，该低电阻材料是形成于该第三与第四侧壁分隔物之间。
21.根据权利要求20所述的集成电路，更包含设置于该第三与第四侧壁分隔物之间的帽盖层。
22.一种制造集成电路的方法，包含如下步骤：
形成于虚拟栅极堆栈上方的层间介电层，该虚拟栅极堆栈形成于半导体基底上方且虚拟氧化物层形成于该半导体基底上方，该虚拟栅极堆栈包含虚拟栅极结构，硬掩模设置于该虚拟栅极结构上方，和侧壁分隔物沿着该虚拟栅极结构与该硬掩模的侧边且于该虚拟氧化物层上方设置；
移除该虚拟栅极堆栈的至少一上方部分以在该层间介电层内形成第一开口，其中，移除至少该上方部分包含移除该硬掩模和该侧壁分隔物毗邻该硬掩模的部分；
在该第一开口内沿着该层间介电层形成薄硅氮化物衬垫；
通过完全移除该虚拟栅极堆栈的该虚拟栅极结构和一部分设置于其下的该虚拟氧化物层而扩展该第一开口，以形成第一扩展开口，借以曝露一部分该半导体基底；
在该第一开口内和该第一扩展开口内沉积一第一功函数材料层和一第二功函数材料层；
在该第一开口内沉积有机平整化层；
移除该第一开口内该第一与第二功函数材料层的部分，使用该有机平整化层作为蚀刻掩模；
移除该有机平整化层；
重新形成一部分该侧壁分隔物；
在该第一与第二功函数材料层的残留部位上方和该侧壁分隔物的重新形成部分之间沉积低电阻钨材料，借以形成包含该第一与第二功函数材料层的该残留部位和该低电阻钨材料的取代金属栅极结构；以及
在该取代金属栅极结构上方形成帽盖层。
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