KR20090103197A - 반도체 소자의 층간절연막 형성방법 - Google Patents
반도체 소자의 층간절연막 형성방법Info
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Abstract
본 발명은, 반도체기판상에 하드마스크를 포함하는 비트라인들을 형성하는 단계와, 비트라인들 측면에 스페이서를 형성하는 단계와, 스페이서가 형성된 비트라인들 사이에 제1 HDP막을 매립하는 단계와, 제1 HDP막 상에 NF3 및 NH3 식각소스를 공급하여 오버행을 제거하면서 보이드부분까지 오픈되도록 제1 HDP막을 식각하는 단계와, 보이드부분까지 오픈된 제1 HDP막 상에 제2 HDP막을 매립하여 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법을 제시한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 층간절연막 형성방법에 관한 것이다.
디바이스의 디자인 룰 감소에 따라 단위 면적당 요구되는 비트라인의 수도 증가되고 있다. 인접한 비트라인 사이의 거리가 감소하여 비트라인 스택 사이에 배치되는 스페이스(space) 또한 작아지고 있어, 스페이스 공간을 층간절연막으로 매립하는 공정이 매우 중요하다. 이에 따라 층간절연막으로 우수한 갭필(Gap fill) 특성을 갖는 SOD(spin on dielectric)막을 형성하고 있다. SOD막은 점도가 낮아 물처럼 흐르는 성질을 가지기 때문에 비트라인 스택 사이에 배치되는 스페이스를 충분히 갭필할 수 있다. 그런데, 45nm급 이하 디바이스 적용 시 SOD막은 막의 치밀화를 위해서 큐어링(curing)을 공정을 수행하는 동안 SOD막이 수축하면서 인장응력(tensile stress)이 발생하게 된다. 이런 인장응력에 의해서 SOD막 내에 크렉(creck)이 유발될 수 있다. 또한 후속 스토리지 노드 컨택 공정 및 금속 배선 컨택 공정 시 식각제가 층간절연막으로 사용되는 SOD막 내에 침투하여 크렉을 따라 SOD막이 식각되어 벙커 결함으로 발생될 수 있다. 이러한 SOD막의 갭필 문제점을 해결하기 위하여 HDP막으로 비트라인 사이의 스페이스 공간을 갭필하는 공정이 이루어지고 있다.
본 발명의 반도체 소자의 비트라인 형성방법은, 반도체기판상에 하드마스크를 포함하는 비트라인들을 형성하는 단계; 상기 비트라인들 측면에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 비트라인들 사이에 제1 HDP막을 매립하는 단계; 상기 제1 HDP막 상에 NF3 및 NH3 식각소스를 공급하여 상기 오버행을 제거하면서 상기 보이드부분까지 오픈되도록 상기 제1 HDP막을 식각하는 단계; 및 상기 보이드부분까지 오픈된 제1 HDP막 상에 제2 HDP막을 매립하여 층간절연막을 형성하는 단계를 포함한다.
상기 하드마스크 및 스페이서는 질화막으로 형성할 수 있다.
상기 보이드부분까지 오픈된 제1 HDP막 상에 제2 HDP막을 매립하는 단계 전에, 상기 제1 HDP막을 식각하는 과정에서 상기 제1 HDP막에 발생된 반응 부산물을 제거하는 단계를 더 포함할 수 있다.
상기 반응 부산물을 제거하는 단계는, 상기 NF3 및 NH3 식각소스가 상기 제1 HDP막과 반응하여 제1 HDP막이 식각되는 과정에서 발생되는 반응 부산물인 (NH4)2SiF6 고용물 및 H2O을 열처리하여 (NH4)2SiF6의 고용물은 승화시키고, H2O는 기화시켜 제거하는 단계를 포함할 수 있다.
상기 (NH4)2SiF6의 고용물 및 H2O의 열처리는 100℃ 이상의 온도에서 수행할 수 있다.
도 1 내지 도 4는 본 발명의 실시 예에 따른 반도체 소자의 비트 라인 형성방법을 설명하기 위하여 나타낸 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
도 1 내지 도 4는 본 발명의 실시 예에 따른 반도체 소자의 비트 라인 형성방법을 설명하기 위하여 나타낸 도면들이다. 본 발명에서는 비트라인 패턴 사이를 매립하는 방법으로 설명하지만, 비트라인 패턴 외에 게이트 패턴 또는 금속배선막 패턴을 포함한 모든 도전 패턴 사이를 매립하는 공정에서 적용이 가능하다.
도 1을 참조하면, 반도체기판(100)상에 제1 층간절연막(110)을 형성한다. 제1 층간절연막(110)상에 비트라인(120)들을 형성한다. 비트라인(120)들의 측면에는 스페이서(130)를 형성한다. 반도체기판(100)은 소자분리막과 웰(Well)을 포함할 수 있다. 제1 층간절연막(110)은 단층 또는 다층으로 형성할 수 있다. 비트라인(120)들은 베리어 금속 패턴(121) 및 금속전극 패턴(122) 및 하드마스크 패턴(123)이 순차적으로 적층된 구조로 형성한다. 스페이서(130) 및 하드마스크(123)는 질화막으로 형성한다.
도 2를 참조하면, 비트라인(120)들 사이의 스페이서 공간에 제2 층간절연막으로 제1 HDP 산화막(140)을 형성한다.
구체적으로, 반도체 기판(100)을 고밀도 플라즈마(High Density Plasma; 이하 HDP라 칭함) 챔버(미도시) 내에 로딩시킨다. HDP 챔버 내에 HDP 증착 소스를 공급하면서 제1 HDP 산화막(140)을 증착한다. 제1 HDP 산화막(140)은 실리콘산화막으로 증착할 수 있다. 제1 HDP 산화막(140)의 증착 소스는 예를 들면, 실란(SiH4) 가스를 사용하여 증착할 수 있다. 제1 HDP 산화막(140)은 한 챔버에서 인시츄(in-situ) 방법으로 증착-식각-증착 공정(Deposition Etch Deposition)이 반복되면서 제2 층간절연막 내에 형성되는데, 비트라인(120)들 사이를 채우면서 비트라인 패턴(120)을 덮을 수 있도록 증착한다. 이 경우, 증착-식각-증착의 반복 공정에서 식각된 제1 HDP 산화막(140)의 입자들이 제대로 제거되지 않고 비트라인(120)들 상부의 모서리 부분에 지속적으로 증착되어 오버행(150) 발생된다. 오버행(150)에 의하여 제1 HDP 산화막(140) 내에 보이드(160)가 유발된다. 또한 비트라인(120)들이 구부러지는 벤딩(bending) 현상이 나타날 수 있다..
도 3을 참조하면, 질화막과 산화막과의 식각선택비를 갖는 식각소스를 이용하여 오버행(도 2의 150)이 발생된 비트라인(120)들의 상부 측면을 제거하면서 제1 HDP 산화막(140) 내에 유발된 보이드 부분까지 제1 HDP 산화막(140)을 식각한다. 식각소스를 이용하여 비트라인(120)들 간의 스페이스 공간을 넓힐 수 있다.
구체적으로, 제1 HDP 산화막(140)의 식각 공정은 비트라인(120)들 및 제1 HDP 산화막(140)이 형성된 반도체 기판(100)을 챔버 내에 로딩시킨다. 챔버 내로 NF3 가스 및 NH3 가스를 공급한다. 챔버 내로 공급된 NF3 및 NH3가 혼합된 상태에서 플라즈마와 반응시키면 식각소스가 생성된다. 식각소스는 NH4F 가스 및 NH4F.HF 가스가 혼합된 상태이고, 실리콘계열의 산화막을 식각할 수 있다. 식각소스는 비트라인(120)들 사이에 매립된 제1 HDP 산화막(140)의 표면과 반응한다. 이 경우, 식각소스는 오버행(도 2의 150)을 제거하고, 보이드(도 2의 160) 부분까지 오픈되게 하여 비트라인(120)들의 공간을 넓히는 역할을 한다. 비트라인(120)들 상부 모서리에 발생한 오버행(도 2의 150) 을 식각함으로써, 보이드(도 2의 160)를 제거할 수 있고, 비트라인(120)들 사이의 공간을 넓힐 수 있다. 따라서 후속 공정에서 제2 HDP 산화막(도 4의 141)을 충분히 매립할 수 있다. 식각소스는 질화막과 산화막과의 식각선택비가 15:1 이상을 갖으므로 질화막의 스페이서(130) 및 하드마스크(123)의 손상을 막을 수 있다.
도 4를 참조하면, 제1 HDP 산화막(140)이 식각소스에 의해 식각되면서 반응 부산물로 (NH4)2SiF6의 입자 및 물(H2O)이 형성된다. 반응 부산물을 제거하기 위하여 비트라인(120)들이 형성된 반도체기판에 100℃ 이상의 온도에서 열처리를 수행한다. 열처리에 의하여 (NH4)2SiF6의 입자는 SiF4 가스, NH3 가스 및 HF 가스로 치환되어 승화되고, H2O는 기화된다. 반응 부산물을 제거한 후에, 보이드 부분까지 식각된 HDP 산화막(140) 표면에 다시 제2 HDP 산화막(141)을 충분히 매립한다. 비트라인 (120)들 사이의 좁은 스페이스가 식각 소스에 의하여 넓어짐으로써 제1 HDP산화막(140) 위에 제2 HDP 산화막(141)을 충분히 매립하여 제2 층간절연막을 형성할 수 있다.
본 발명은 층간절연막으로 HDP 산화막을 적용함으로써, 기존의 SOD 갭필 시 스트레스로 인한 크렉 및 벙커 결함을 제거해 줄 수 있다. HDP 산화막의 형성과정에서 유발된 오버행 및 보이드를 식각소스를 이용하여 제거할 수 있어, 후속 HDP 산화막의 증착을 용이하게 할 수 있다. 식각소스는 질화막과 산화막과의 식각선택비가 15:1 이상을 갖으므로 질화막의 스페이서 및 하드마스크의 손상을 막을 수 있다.
Claims (5)
- 반도체기판상에 하드마스크를 포함하는 비트라인들을 형성하는 단계;상기 비트라인들 측면에 스페이서를 형성하는 단계;상기 스페이서가 형성된 비트라인들 사이에 제1 HDP막을 매립하는 단계;상기 제1 HDP막 상에 NF3 및 NH3 식각소스를 공급하여 상기 오버행을 제거하면서 상기 보이드부분까지 오픈되도록 상기 제1 HDP막을 식각하는 단계; 및상기 보이드부분까지 오픈된 제1 HDP막 상에 제2 HDP막을 매립하여 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 하드마스크 및 스페이서는 질화막으로 형성하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 보이드부분까지 오픈된 제1 HDP막 상에 제2 HDP막을 매립하는 단계 전에,상기 제1 HDP막을 식각하는 과정에서 상기 제1 HDP막에 발생된 반응 부산물을 제거하는 단계를 더 포함하는 반도체 소자의 층간절연막 형성방법.
- 제3항에 있어서,상기 반응 부산물을 제거하는 단계는,상기 NF3 및 NH3 식각소스가 상기 제1 HDP막과 반응하여 제1 HDP막이 식각되는 과정에서 발생되는 반응 부산물인 (NH4)2SiF6 고용물 및 H2O을 열처리하여 (NH4)2SiF6의 고용물은 승화시키고, H2O는 기화시켜 제거하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
- 제4항에 있어서상기 (NH4)2SiF6의 고용물 및 H2O의 열처리는 100℃ 이상의 온도에서 수행하는 반도체 소자의 층간절연막 형성방법.
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