KR100972861B1 - 반도체 소자의 층간절연막 형성방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 층간절연막 형성방법은, 반도체 기판 상에 도전층 패턴을 형성하는 단계; 도전층 패턴을 매립하는 유동성 절연막을 형성하는 단계; 유동성 절연막을 리세스시키는 단계; 및 리세스에 의해 노출되는 도전층 패턴 상에 유동성 절연막보다 상대적으로 치밀한 매립절연막을 증착하여 유동성 절연막 및 매립절연막으로 이루어진 층간절연막을 형성하는 단계를 포함한다.
유동성 절연막, 리세스, HDP 산화막

Description

반도체 소자의 층간절연막 형성방법{Method for fabricating interlayer dielectric in semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 층간절연막 형성방법에 관한 것이다.
최근 소자의 개발 공정에 있어서 비트라인 스택(Bit line stack)은 급속도로 그 선폭(CD; Critical Dimension)이 작아지고 있다. 비트라인 스택의 선폭이 작아지면서 비트라인 스택 사이에 배치되는 스페이스(space) 또한 축소됨에 따라 현재 갭필(gap-fill) 방법으로 이용하고 있는 고밀도 플라즈마(HDP; High Density Plasma) 공정에서도 한계를 나타내고 있다. 현재 적용되고 있는 갭필 방법에서 발생하고 있는 문제점 가운데 하나로 비트라인 스택이 구부러지는 벤딩(bending) 현상이 있다.
도 1은 일반적인 비트라인 스택을 개략적으로 나타내보인 도면이다. 도 2 내지 도 4는 비트라인 스택에서 발생된 결함들을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 비트라인 스택(120)이 형성되어 있 고, 비트라인 스택(120)을 매립하는 층간절연막(125)이 형성되어 있다. 비트라인 스택(120)은 배리어금속막(105), 비트라인금속막(110) 및 하드마스크막이 적층된 구조로 이루어진다. 이러한 비트라인 스택(120)을 매립하는 층간절연막(125)은 일반적으로 고밀도 플라즈마 공정을 이용하여 형성하여 왔다. 그런데 고밀도 플라즈마 공정을 이용하여 층간절연막(125)을 형성하면, 비트라인 스택이 일 방향으로 구부러지는 벤딩(bending) 현상이 발생하게 된다. 벤딩 현상은 고밀도 플라즈마 공정 진행시 비트라인 스택(120) 좌우에 인가되는 전하(charge)량에 차이가 발생하여 비트라인 스택(120)의 한쪽 부분으로 인력이 불균일하게 작용하는 경우에 발생한다. 또는 고밀도 플라즈마 공정에서 적용하는 플라즈마에 의한 손상을 그 원인으로 볼 수 있다. 이러한 공정상의 한계로 인하여 유동성 절연막의 단일막으로 비트라인 스택을 매립하는 방법이 제안되어 적용하고 있다. 유동성 절연막은 일반적으로 소자분리용 물질로서 개발되었지만, 미세 소자의 경우에는 게이트 스택 또는 비트라인 스택와 같이 갭필이 요구되는 공정에서 이용되도록 연구가 진행되고 있다.
그러나 반도체 소자의 집적도가 높아지면서 소자의 크기가 감소함에 따라 이러한 유동성 절연막의 단일막을 이용하여 층간절연막을 형성하더라도 비트라인 스택(120)이 기울어지는 벤딩 현상이 발생하고 있다. 이러한 벤딩 현상은 반도체 소자가 고집적화됨에 따라, 비트라인 스택(120)의 단차가 너무 높아지고, 유동성 절연막의 무른(soft) 막질 특성을 발생 원인으로 볼 수 있다. 특히, 스토리지노드 컨택홀과 같은 후속 공정을 진행하기 위해 유동성 절연막 위에 비정질 카본막을 증착하면, 유동성 절연막의 잔류 인장력(tensile stress)에 의해 비트라인 스택과 유동 성 절연막 사이에 크랙(crack)이 발생된다. 도 2를 참조하면, 유동성 절연막 상에 발생된 크랙(A)을 확인할 수 있다. 이와 같이 크랙(A)이 발생된 상태에서 후속 공정을 진행하게 되면, 비트라인 스택(120)은 열공정 및 SAC(Self Align Contact) 공정을 견뎌내지 못하고 한쪽으로 쓰러진다. 비트라인 스택(120)이 기울어진 상태에서 후속 공정을 진행하게 되면, 도 3에 도시된 바와 같이, 스토리지노드 컨택홀(300)이 형성되지 않는 불량(B)이 발생한다. 또한 스토리지노드를 형성하는 과정에서도 도 4에 도시된 바와 같이, 벙커 결함(bunker defect, C)이 발생할 수 있다. 벙커 결함(C)은 유동성 절연막 상에 크랙이 발생된 상태에서 캐패시터를 형성시, 마스크 미스 얼라인(miss align)이 일어날 때, 크랙이 발생된 부분으로 화학용액이 침투하면서 식각 속도가 빠른 유동성 절연막을 딥-아웃(dip-out)시키기 때문에 발생한다. 그러나 이러한 크랙 결함은 내부 제어가 용이하지 않고, 검출하기도 용이하지 않아 공정상의 많은 문제점의 원인이 되고 있다.
본 발명의 일 실시예에 따른 반도체 소자의 층간절연막 형성방법은, 반도체 기판 상에 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 매립하는 유동성 절연막을 형성하는 단계; 상기 유동성 절연막을 리세스시키는 단계; 및 상기 리세스에 의해 노출된 상기 도전층 패턴 상에 상기 유동성 절연막보다 상대적으로 치밀한 매립절연막을 증착하여 상기 유동성 절연막 및 상기 매립절연막으로 이루어진 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 유동성 절연막을 리세스시키는 단계 이후에, 화학적기계적연마 공정으로 상기 유동성 절연막을 평탄화하는 단계를 더 포함하는 것이 바람직하다.
상기 유동성 절연막은 폴리실라잔(PSZ) 계열의 스핀 온 절연막(SOD)으로 형성하는 것이 바람직하다.
상기 유동성 절연막은 상기 도전층 패턴의 측벽 일부가 노출될 때까지 리세스시키는 것이 바람직하다.
상기 매립절연막을 증착하는 단계는, 상기 리세스에 의해 노출된 상기 유동성 절연막 및 상기 도전층 패턴의 측벽 일부를 따라 시드막을 증착하는 단계; 상기 시드막 상에 HDP 증착 소스를 공급하여 HDP 산화막을 형성하는 단계; 상기 HDP 산화막을 형성하면서 유발된 상기 비트라인 스택 상부의 오버행을 식각하는 단계; 및 상기 HDP 산화막을 형성하는 단계 및 오버행을 식각하는 단계를 추가로 진행하여 상기 비트라인 스택을 매립절연막으로 매립하는 단계를 포함하는 것이 바람직하다.
상기 HDP 증착 소스는, 실란(SiH4) 가스, 산소(O2) 가스 및 헬륨(He) 가스를 포함하고, 상기 비트라인 스택 상부의 오버행은 삼불화질소(NF3)를 포함하는 불소(F)계 식각 가스를 이용하여 식각하는 것이 바람직하다.
상기 시드막을 형성하는 단계 이전에 프리히팅을 수행하는 단계를 더 포함하며, 상기 프리히팅을 수행하는 단계는, 상기 반도체 기판을 HDP 챔버 내에 로딩시키는 단계; 및 상기 HDP 챔버 내에 산소(O2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스를 공급하면서 상기 HDP 챔버의 상부 및 측면에 바이어스를 인가하는 단계를 포함한다. 상기 HDP 산화막을 형성하는 단계 및 오버행을 식각하는 단계는 4 싸이클 내지 10싸이클 진행하는 것이 바람직하다.
상기 매립절연막은 상기 비트라인 스택의 벤딩을 방지하여 상기 비트라인 스택의 위치를 고정시킨다.
본 발명의 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법은, 반도체 기판상에 비트라인 스택을 형성하는 단계; 상기 비트라인 스택 상에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막을 리세스시키는 단계; 상기 리세스에 노출된 상기 유동성 절연막 및 상기 비트라인 스택의 측벽 일부를 따라 시드막을 형성하는 단계; 상기 시드막 상에 실란(SiH4) 가스, 산소(O2) 가스 및 헬륨(He) 가스를 포함하는 HDP 증착 소스를 공급하여 제1 HDP 산화막을 형성하는 단계; 상기 제1 HDP 산화막 상에 식각 가스를 공급하여 상기 비트라인 스택의 상부에 형성된 오버행을 식각하는 단계; 및 상기 제1 HDP 산화막을 형성하는 단계 및 상기 오버행 을 식각하는 단계를 추가하여 상기 비트라인 스택을 매립하는 제2 HDP 산화막을 형성하여 상기 유동성 절연막 및 상기 제2 HDP 산화막을 포함하는 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법은, 반도체 기판상에 비트라인 스택을 형성하는 단계; 상기 비트라인 스택 상에 유동성 절연막을 형성하는 단계; 상기 비트라인 스택의 상부 표면을 노출되게 상기 유동성 절연막을 평탄화시키는 단계; 및 상기 평탄화에 의해 상부 표면이 노출된 비트라인 스택 및 상기 유동성 절연막 위에 상기 유동성 절연막보다 상대적으로 치밀한 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 5를 참조하면, 반도체 기판(500) 상에 비트라인 스택(520)을 형성한다. 구체적으로, 반도체 기판(500) 상에 배리어금속막, 비트라인도전막 및 하드마스크막을 증착한다. 여기서 배리어금속막은 티타늄(Ti)을 포함하는 금속막으로 형성할 수 있고, 비트라인도전막은 텅스텐(W)막으로 형성할 수 있다. 그리고 하드마스크막 은 질화막으로 형성할 수 있다. 여기서 반도체 기판(500) 상에는 워드라인을 포함하는 하부 구조물(미도시함)이 형성된 층간절연막(503)을 포함한다. 다음에 하드마스크막을 패터닝하여 하드마스크막 패턴(515)을 형성한다. 계속해서 하드마스크막 패턴(515)을 식각 마스크로 하부 막, 예를 들어 비트라인도전막 및 배리어금속막을 식각하여 배리어금속막 패턴(505), 비트라인도전막 패턴(510) 및 하드마스크막 패턴(515)을 포함하는 비트라인 스택(520)을 형성한다. 비트라인 스택(520)의 종횡비(aspect ratio)는 소자가 고집적화됨에 따라 5:1의 종횡비를 갖는다.
도 6을 참조하면, 비트라인 스택(520) 측벽에 비트라인 스페이서(525)를 형성한다. 비트라인 스페이서(525)는 비트라인 스택(520)이 형성된 반도체 기판(500) 위에 스페이서막을 증착한 다음 에치백(etch back) 공정을 진행하여 형성할 수 있다.
도 7을 참조하면, 반도체 기판(500) 상에 비트라인 스택(520)을 매립하는 유동성 절연막(530)을 형성한다. 유동성 절연막(530)은 스핀 온 절연막(SOD; Spin On Dielectric)을 스핀 코팅(spin coating) 방법으로 형성한다. 이러한 스핀 온 절연막(SOD)은 갭필(gap fill) 특성이 우수하여 패턴간 간격이 좁은 지역의 갭필 물질로 이용하며, 폴리실라잔(PSZ; polysilazane) 계열의 스핀 온 절연막(SOD)으로 형성한다. 유동성 절연막의 다른 물질로 HSQ(Hydrogen Silse Quioxane)막을 포함하는 스핀 온 글래스(SOG; Spin On Glass)막이 있으나, 큐어링 과정에서 수축 정도가 과도하게 발생하여 유동성 절연막 내에 보이드가 발생한다. 이에 대하여 폴리실라잔 화합물은 큐어링 과정에서 수축 정도가 미약하여 보이드가 발생하지 않는다. 이에 따라 유동성 절연막(530)은 스핀 온 글래스막 대신에 폴리실라잔 화합물을 포함하는 스핀 온 절연막으로 형성하는 것이 바람직하다.
다음에 130℃ 내지 150℃의 높은 온도의 척(chuck)에서 150초 내지 200초 동안 유지하여 유동성 절연막(530) 내의 솔벤트(solvent)를 증발시킨다. 다음에 유동성 절연막(530)에 큐어링(curing) 공정을 진행한다. 여기서 큐어링 공정은 450℃ 내지 550℃의 온도에서 수소(H2) 가스를 1L로 공급하고, 산소(O2) 가스를 2L로 공급하면서 1시간가량 진행한다. 이러한 큐어링 공정에 의해 유동성 절연막(530)은 산화막으로 변환된다. 그리고 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 진행하여 유동성 절연막(530)을 평탄화시킨다. 평탄화 공정은 후속 공정에서 유동성 절연막(530)을 균일하게 리세스(recess)시키기 위해 진행하며, 비트라인 스택(520)의 하드마스크막 패턴(515)으로부터 450Å 내지 550Å의 높이가 남도록 한다.
도 8을 참조하면, 평탄화 공정이 진행된 유동성 절연막(530)을 증착 표면으로부터 일정 깊이(a)만큼 리세스(recess)시키는 공정을 진행하여 비트라인 스택(520)의 스페이서막(525) 측면 일부를 노출시킨다. 유동성 절연막(530)을 리세스 시키는 공정은 물(H2O)과 불산(HF)이 100:1의 부피비로 혼합된 불산(HF) 수용액을 이용한 습식 식각 공정을 이용한다. 그러면 유동성 절연막(530)이 표면으로부터 일정 깊이(a), 예를 들어 900Å 내지 1100Å의 두께만큼 리세스되면서 비트라인 스택(520)의 스페이서막(525)의 측면 일부가 노출된다.
도 9 및 도 14를 참조하면, 리세스된 유동성 절연막(530)을 포함하는 반도체 기판(500) 상에 산소(O2) 가스 및 헬륨(He) 가스 분위기에서 프리히팅(preheating)을 수행한다. 구체적으로, 반도체 기판(500)을 도 14의 고밀도 플라즈마(High Density Plasma; 이하 HDP라 칭함) 챔버의 스테이지(605) 상에 로딩시킨다. 다음에 가스 저장부(610)로부터 가스 공급부(615, 617)를 통해 고밀도 플라즈마 챔버(600) 내에 산소(O2)가스 및 아르곤(Ar) 가스를 소스 가스로 공급하고, 헬륨(He)가스를 첨가 가스로 공급한다. 이와 함께 바이어스 인가부(625, 630, 635)로부터 파워를 인가하여 20초 내지 30초 동안 프리히팅을 진행한다. 여기서 산소(O2)가스는 50sccm 내지 150sccm의 유량으로 공급하고, 아르곤(Ar) 가스는 40sccm 내지 50sccm의 유량으로 공급하며, 헬륨(He)가스는 200sccm 내지 300sccm의 유량으로 공급한다. 이때, 고밀도 플라즈마 챔버 상부(top, 615)에서 헬륨(He) 가스를 추가적으로 200sccm 내지 300sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스파워는 탑 바이어스(top bias, 625)에서 4500W 내지 5500W로 인가하고, 사이드 바이어스(side bias, 630)에서 3500W 내지 4500W로 인가하며, 바텀 바이어스(bottom bias, 635)에서는 파워를 인가하지 않는다.
도 10 및 도 14를 참조하면, 리세스된 유동성 절연막(530) 및 비트라인 스택(520)의 노출 부분 상에 시드막(seed layer, 535)을 형성한다. 시드막(535)은 이후 형성될 HDP 산화막의 시드(seed) 역할을 한다. 이 시드막(535)은 프리히팅이 진행된 HDP 챔버 내에 HDP 증착 소스를 공급하여 형성한다. HDP 증착 소스는 실 란(SiH4) 가스 및 산소(O2) 가스를 포함하는 소스 가스, 헬륨(He)을 포함하는 첨가 가스를 포함한다. 이러한 HDP 증착 소스로서 산소(O2) 가스는 100sccm 내지 120sccm의 유량으로 공급한다. 또한, 실란(SiH4) 가스는 HDP 챔버 상부(615)에서 25sccm 내지 35sccm의 유량으로 공급하고, HDP 챔버 측면부(617)에서 40sccm 내지 55sccm의 유량으로 공급한다. 그리고 첨가 가스로서 헬륨(He) 가스는 HDP 챔버 상부(615)에서 50sccm 내지 150sccm의 유량으로 공급하고, HDP 챔버 측면부(617)에서 150sccm 내지 250sccm의 유량으로 공급한다. 이때, 플라즈마를 발생시키기 위한 탑 바이어스(625)는 7500-8500W로 인가하고, 사이드 바이어스(630)는 4500-5500W로 인가한다. 이와 함께 HDP 챔버 하부에서 바텀 바이어스(635)를 450-500W로 인가한다. 이러한 HDP 증착 소스 및 챔버에 인가하는 바이어스에 의해 리세스된 유동성 절연막(530) 및 비트라인 스택(520)의 노출 부분을 따라 시드막(535)이 300Å 내지 400Å의 두께로 형성된다.
도 11 및 도 14를 참조하면, 시드막(535) 위에 제1 HDP 산화막(540)을 형성한다. 제1 HDP 산화막(540)은 HDP 챔버 내에 HDP 증착소스를 추가로 공급하여 시드막(535) 위에 500Å 내지 900Å의 두께만큼 형성한다. 이러한 HDP 증착 소스는, 산소(O2) 가스를 70sccm 내지 80sccm의 유량으로 공급한다. 또한, 실란(SiH4) 가스는 HDP 챔버 상부(615)에서 100sccm 내지 150sccm의 유량으로 공급하면서, HDP 챔버 측면(617)에서 40sccm 내지 50sccm의 유량으로 공급한다. 그리고 첨가 가스로서 헬 륨(He) 가스는 250sccm 내지 350sccm의 유량으로 공급하고, 수소(H2) 가스를 100sccm 내지 150sccm의 유량으로 공급한다. 이때, 플라즈마를 발생시키기 위한 탑 바이어스(625)는 6500-7500W로 인가하고, 사이드 바이어스(630)는 6500-7500W로 인가한다. 이와 함께 HDP 챔버(600) 하부에서 바텀 바이어스(635)를 1500-2500W로 인가한다. 이러한 HDP 증착 소스를 공급하면서 HDP 챔버에 인가하는 바이어스에 의해 시드막(535) 위에 제1 HDP 산화막(540)이 형성된다. 이 경우, 비트라인 스택(520) 사이의 좁은 간격에 의해 상부 부분에 증착이 빠르게 진행되어 오버행(D)이 형성된다.
도 12 및 도 14를 참조하면, 제1 HDP 산화막(540) 상에 식각 가스를 공급하여 비트라인 스택(520) 상부에 형성된 오버행(D, 도 11 참조)을 제거하는 식각 공정을 진행한다. 식각 가스는 불소(F)계 가스, 예를 들어 삼불화질소(NF3) 가스를 이용하며, 이와 함께 수소(H2) 가스 및 헬륨(He) 가스를 공급한다. 이때, 삼불화질소(NF3) 가스는 100sccm 내지 200sccm의 유량으로 공급하고, 수소(H2) 가스는 100sccm 내지 200sccm의 유량으로 공급한다. 또한, 헬륨(He) 가스를 HDP 챔버 상부(615)에서 50sccm 내지 70sccm의 유량으로 공급하면서 HDP 챔버 측면(617)에서 50sccm 내지 70sccm의 유량으로 공급한다. 오버행을 식각하는 공정은 식각 타겟(e)을 150Å 내지 250Å의 두께로 조절하여 진행한다. 이러한 식각 공정으로 제1 HDP 산화막(540)을 형성하면서 비트라인 스택(520) 상부에 형성된 오버행을 식각하여 증착 공간을 확보할 수 있다.
도 13 및 도 14를 참조하면, HDP 산화막 증착 공정 및 오버행 식각 공정을 반복하여 비트라인 스택(520)의 노출 부분을 제2 HDP 산화막(550)으로 매립한다. 이러한 방식은 비트라인 스택(520)을 완전히 매립하는데 방해되는 비트라인 스택(520) 상부의 오버행을 제거하고, 다시 증착하는 과정을 반복하여 갭필 특성을 향상시킬 수 있다. 여기서 비트라인 스택(520)을 모두 매립하는 HDP 산화막 증착 공정 및 오버행 식각 공정은 4싸이클(cycle) 내지 6싸이클 반복하는 것이 바람직하다. 다음에 제2 HDP 산화막(550)을 평탄화하여 유동성 절연막(530) 및 제2 HDP 산화막(550)으로 이루어지는 층간절연막(555)을 형성한다. 한편, 시드막(535, 도 10 참조) 내지 제2 HDP 산화막(550)을 증착하는 동안에 반도체 기판(500)의 후면(back side)에서 헬륨(He) 가스를 이용한 냉각(cooling)을 진행하여 반도체 기판(500)의 전체 온도를 350℃ 미만의 온도로 조절한다. 반도체 기판(500)의 전체 온도를 350℃ 미만의 온도로 유지하면서 증착 공정 및 식각 공정을 진행하면, 고온 상태의 플라즈마에 의한 하부 게이트 절연막 손상을 최소화할 수 있다. 상술한 프리히팅 공정 내지 층간절연막(555)을 형성하는 공정은 하나의 챔버에서 인-시츄(in-situ)로 진행하는 것이 바람직하다.
한편, HDP 공정을 조절하여 비트라인 스택을 매립하는 층간절연막의 갭필 특성을 보다 향상시킬 수 있다. 이하 도면을 참조하여 설명하기로 한다.
도 15 내지 도 25는 본 발명의 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 15를 참조하면, 반도체 기판(700) 상에 비트라인 스택(720)을 형성한다. 반도체 기판(700) 상에는 워드라인을 포함하는 하부 구조물(미도시함)이 형성되어 있다. 여기서 반도체 기판(700) 상에는 워드라인을 포함하는 하부 구조물(미도시함)이 형성된 층간절연막(703)을 포함한다. 비트라인 스택(720)은 배리어금속막 패턴(705), 비트라인 도전막 패턴(710) 및 하드마스크막 패턴(715)을 포함하여 이루어진다. 다음에 비트라인 스택(720) 양 측벽에 비트라인 스페이서(725)를 형성한다.
도 16을 참조하면, 반도체 기판(700) 상에 비트라인 스택(720)을 매립하는 유동성 절연막(730)을 형성한다. 유동성 절연막(730)은 스핀 온 절연막(SOD), 예컨대 폴리실라잔(PSZ) 화합물으로 형성할 수 있다. 다음에 130℃ 내지 150℃의 높은 온도의 척(chuck)에서 150초 내지 200초 동안 유지하여 유동성 절연막(730) 내의 솔벤트를 증발시킨다. 계속해서 유동성 절연막(730)에 큐어링 공정을 진행하여 유동성 절연막(730)을 산화막으로 변환시킨다. 큐어링 공정은 450℃ 내지 550℃의 온도에서 수소(H2) 가스를 1L로 공급하고, 산소(O2) 가스는 2L로 공급하면서 1시간 동안 진행한다. 그리고 유동성 절연막(730) 상에 평탄화 공정을 진행하여 표면을 균일하게 연마한다. 평탄화 공정은 비트라인 스택(720)의 하드마스크막 패턴(715)으로부터 450Å 내지 550Å의 높이의 유동성 절연막(730)이 남도록 한다.
도 17을 참조하면, 유동성 절연막(730)을 리세스시켜 하드마스크막 패턴(715) 부분의 비트라인 스페이서(725) 측면 일부를 노출시킨다. 유동성 절연 막(730)을 리세스 시키는 공정은 물(H2O)과 불산(HF)이 100:1의 부피비로 혼합된 불산(HF) 수용액을 이용하여 진행한다. 그러면 유동성 절연막(730)이 표면으로부터 일정 깊이(a), 예를 들어 900Å 내지 1100Å의 두께만큼 리세스되면서 비트라인 스택(720)의 스페이서막(725) 측면 일부가 노출된다.
도 18 및 도 14를 참조하면, 반도체 기판(700) 상에 산소(O2) 가스 및 헬륨(He) 가스 분위기에서 프리히팅을 수행한다. 구체적으로, 반도체 기판(700)을 도 14의 HDP 챔버 내의 스테이지(605) 상에 로딩시킨다. 다음에 HDP 챔버의 가스 저장부(610)에서 가스 공급부(615, 617)를 통해 산소(O2)가스 및 아르곤(Ar) 가스를 소스 가스로 공급하고, 헬륨(He)가스를 첨가 가스로 공급하면서 파워를 인가하여 20초 내지 25초 동안 프리히팅을 진행한다. 여기서 산소(O2)가스는 50sccm 내지 150sccm의 유량으로 공급하고, 아르곤(Ar) 가스는 40sccm 내지 50sccm의 유량으로 공급하며, 헬륨(He)가스는 200sccm 내지 300sccm의 유량으로 공급한다. 이때, 고밀도 플라즈마 챔버 상부(615)에서 헬륨(He) 가스를 추가로 200sccm 내지 300sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스파워는 탑 바이어스(625)에서 4500W 내지 5500W로 인가하고, 사이드 바이어스(630)에서 3500W 내지 4500W로 인가한다. 이 경우, 바텀 바이어스(635)에서는 파워를 인가하지 않는다.
도 19 및 도 14를 참조하면, 리세스된 유동성 절연막(730) 및 노출된 스페이서막(725)을 따라 시드막(735)을 형성한다. 구체적으로, 프리히팅이 수행된 HDP 챔 버 내에 HDP 증착 소스를 공급한다. HDP 증착 소스는 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함한다. 이러한 HDP 증착 소스로서 산소(O2) 가스는 100sccm 내지 120sccm의 유량으로 공급한다. 또한, 실란(SiH4) 가스는 HDP 챔버 상부(615)에서 25sccm 내지 35sccm의 유량으로 공급하고, HDP 챔버 측면부(617)에서 40sccm 내지 55sccm의 유량으로 공급한다. 그리고 헬륨(He) 가스는 HDP 챔버 상부(615)에서 50sccm 내지 150sccm의 유량으로 공급하고, HDP 챔버 측면부(617)에서 150sccm 내지 250sccm의 유량으로 공급한다. 이때, 플라즈마를 발생시키기 위한 탑 바이어스(625)는 7500-8500W로 인가하고, 사이드 바이어스(630)는 4500-5500W로 인가한다. 이와 함께 HDP 챔버 하부에서 바텀 바이어스(635)를 450-500W로 인가한다. 이러한 HDP 증착 소스 및 HDP 챔버에 인가하는 바이어스에 의해 리세스된 유동성 절연막(730) 및 측면 일부가 노출된 비트라인 스택(720)의 스페이서막(725) 위에 시드막(735)이 100Å 내지 200Å의 두께로 형성된다.
도 20 및 도 14를 참조하면, 시드막(735) 상에 HDP 증착 소스를 추가로 공급하여 제1 HDP 산화막(740)을 형성한다. 구체적으로, HDP 챔버 내에 산소(O2), 실란(SiH4) 및 헬륨(He)을 포함하는 HDP 증착 소스를 공급한다. 여기서 산소(O2) 가스는 50sccm 내지 60sccm의 유량으로 공급한다. 실란(SiH4) 가스는 HDP 챔버 측면부(617)에서 20sccm 내지 30sccm의 유량으로 공급하면서, HDP 챔버 상부(615)에서 10sccm 내지 20sccm의 유량으로 공급한다. 또한, 헬륨(He) 가스는 HDP 챔버 측면 부(617)에서 150sccm 내지 250sccm의 유량으로 공급하면서, HDP 챔버(600) 상부에서 50sccn 내지 150sccm의 유량으로 공급한다. 이와 함께 탑 바이어스(625)를 6500W 내지 7500W로 인가하고, 사이드 바이어스(630)를 6500W 내지 7500W로 인가한다. 또한, HDP 챔버 하부에서 바텀 바이어스(635)를 1500W 내지 2500W로 인가하여 시드막(735) 위에 제1 HDP 산화막(740)을 150Å 내지 250Å의 두께로 형성한다. 이 경우, 비트라인 스택(720) 사이의 좁은 간격에 의해 상부 부분에 증착이 빠르게 진행되어 오버행(D)이 형성된다.
도 21 및 도 14를 참조하면, 제1 HDP 산화막(740) 상에 식각 가스를 공급하여 비트라인 스택(720) 상부에 형성된 오버행(D, 도 20 참조)을 식각한다. 구체적으로, HDP 챔버 내에 불소(F)계 식각 가스, 예를 들어 삼불화질소(NF3) 가스를 공급하며 헬륨(He) 가스를 포함한다. 이와 함께 HDP 챔버 상에 파워를 인가한다. 여기서 삼불화질소(NF3) 가스는 100sccm 내지 150sccm의 유량으로 공급하고, 헬륨(He) 가스는 150sccm 내지 250sccm의 유량으로 공급한다. 이와 함께 식각 플라즈마를 발생시키기 위한 소스 파워는 HDP 챔버의 상부에서 탑 바이어스(625)를 1500W 내지 2500W로 인가하고, HDP 챔버 측면부에서 사이드 바이어스(630)를 4000W 내지 6000W로 인가한다. 또한, HDP 챔버 하부에서 바텀 바이어스(635)를 1000W 내지 1600W로 인가한다. 오버행을 식각하는 공정은 35Å 내지 45Å의 두께를 식각 타겟(e)으로 하여 진행한다. 이러한 식각 공정으로 제1 HDP 산화막(740)을 형성하면서 비트라인 스택(720) 상부에 형성된 오버행을 식각하여 증착 공간을 확보할 수 있다.
이러한 오버행을 식각하는 공정은 제1 HDP 산화막(740)의 돌출 부분을 소정 두께만큼 식각하여 비트라인 스택(720) 상부에 형성된 오버행(D, 도 20 참조)을 제거함으로써 갭필 공정을 용이하게 진행하는 역할을 한다. 이때, 탑 바이어스(625) 또는 바텀 바이어스(635)보다 사이드 바이어스(630)를 높게 인가하면, 제1 HDP 산화막(740)의 측면부가 상대적으로 두껍게 식각된다.
도 22 및 도 14를 참조하면, HDP 산화막 증착 공정 및 오버행 식각 공정을 추가 진행하여, 비트라인 스택(720)을 모두 매립하는 제2 HDP 산화막(750)을 형성한다. 다음에 제2 HDP 산화막(750)을 평탄화하여 유동성 절연막(730) 및 제2 HDP 산화막(750)으로 이루어지는 층간절연막(755)을 형성한다. 이러한 제1 HDP 산화막 증착 공정 및 오버행 식각 공정은 적어도 10싸이클(cycle) 반복하여 진행하는 것이 바람직하다. 층간절연막(755)은, 비트라인 스택(720) 사이의 폭이 좁은 일부분은 유동성 절연막(730)으로 매립하면서 나머지 부분은 유동성 절연막(730)보다 상대적으로 단단한 성질의 제2 HDP 산화막(750)을 포함하여 이루어진다.
층간절연막(755)은 HDP 증착 소스 또는 식각 가스의 공급 유량 및 증착 공정 및 식각 공정의 횟수를 조절하여 갭필 특성을 보다 향상시킬 수 있다. 구체적으로, HDP 증착 소스 또는 식각 가스의 공급 유량을 감소시켜 증착 두께 및 식각 두께를 줄이는 대신에, 증착 공정 및 식각 공정의 횟수를 증가시켜 갭필 특성을 향상시킬 수 있다. 예를 들어, HDP 증착 소스의 공급 유량을 증가시켜 700Å 두께의 제1 HDP 산화막을 형성한 다음, 식각 소스를 공급하여 190Å을 식각 타겟으로 오버행 식각 공정을 진행하면, 증착 공정 및 오버행 식각 공정은 6싸이클 진행하여 비트라인 스 택을 모두 매립하는 제2 HDP 산화막을 형성할 수 있다. 이에 대하여, HDP 증착 소스의 공급 유량을 감소시켜 200Å 두께의 제1 HDP 산화막을 형성한 다음, 식각 소스를 공급하여 40Å을 식각 타겟으로 오버행 식각 공정을 진행하는 경우에는, 증착 공정 및 오버행 식각 공정은 10싸이클 진행하여 제2 HDP 산화막을 형성할 수 있다. 즉, 증착 소스 및 식각 소스의 공급 유량이 증가하는 경우에는, 추가 싸이클 횟수가 감소하여 공정 시간을 단축할 수 있고, 증착 소스 및 식각 소스의 공급 유량을 감소시키고, 추가 싸이클 횟수를 증가시키면, 갭필 특성을 보다 향상시킬 수 있다.
도 23을 참조하면, 층간절연막(755) 위에 하드마스크막 패턴(760)을 형성한다. 하드마스크막 패턴(760)은 스토리지노드 컨택홀이 형성될 영역을 정의하며, 비정질 카본막(amorphous carbon)으로 형성할 수 있다. 비정질 카본막은 일반적으로 550℃ 이상의 높은 온도에서 증착한다. 층간절연막을 유동성 절연막의 단일막으로 형성하면, 비정질 카본막을 형성하는 과정에서 크랙이 발생하여 벙커 결함과 같은 결함이 유발되었다. 이에 대하여 층간절연막(755)을 유동성 절연막(730) 및 제2 HDP 산화막(750)의 이중막으로 형성하면, 고온의 열공정을 진행하여도 유동성 절연막(730)보다 상대적으로 단단한 성질의 제2 HDP 산화막(750)이 비트라인 스택(720)을 지지하여 크랙이 발생하는 것을 방지할 수 있다.
도 24를 참조하면, 하드마스크막 패턴(760)을 마스크로 층간절연막(755)의 노출 부분을 식각하여 비트라인 스택(720) 사이에 스토리지노드 컨택홀(765)을 형성한다. 다음에 하드마스크막 패턴(760)은 제거한다.
도 25를 참조하면, 비트라인 스택(720) 사이에 스토리지노드 컨택플러 그(770)를 형성한다. 구체적으로, 층간절연막(755) 상에 반도체층, 예를 들어 폴리실리콘막을 형성한다. 다음에 반도체층 상에 분리 공정을 진행하여 스토리지노드 컨택플러그(770)를 형성한다. 여기서 분리 공정은 화학적기계적연마(CMP) 방법으로 진행할 수 있다. 다음에 스토리지노드 컨택플러그(775) 위에 스토리지노드금속막(775)을 형성한다.
도 26 내지 도 29는 본 발명의 또 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 26을 참조하면, 반도체 기판(800) 상에 비트라인 스택(820)을 형성한다. 여기서 반도체 기판(800) 상에는 워드라인을 포함하는 하부 구조물(미도시함)이 형성된 층간절연막(803)을 포함한다. 비트라인 스택(820)은 배리어금속막 패턴(805), 비트라인 도전막 패턴(810) 및 하드마스크막 패턴(815)을 포함하여 이루어진다. 다음에 비트라인 스택(820) 양 측벽에 비트라인 스페이서(825)를 형성한다.
도 27을 참조하면, 비트라인 스택(820)을 매립하는 유동성 절연막(830)을 형성한다. 유동성 절연막(830)은 스핀 온 절연막(SOD), 예를 들어 폴리실라잔(PSZ) 화합물을 스핀 코팅(spin coating) 방법으로 형성할 수 있다. 다음에 130℃ 내지 150℃의 높은 온도의 척에서 150초 내지 200초 동안 유지하여 유동성 절연막(830) 내의 솔벤트를 증발시킨다. 계속해서 유동성 절연막(830)에 큐어링 공정을 진행하여 유동성 절연막(730)을 산화막으로 변환시킨다. 큐어링 공정은 450℃ 내지 550℃의 온도에서 수소(H2) 가스를 1L로 공급하고, 산소(O2) 가스는 2L로 공급하면서 1시 간 동안 진행한다. 그리고 유동성 절연막(830) 상에 평탄화 공정을 진행하여 표면을 균일하게 연마한다.
도 28을 참조하면, 유동성 절연막(830)을 소정 깊이(b) 만큼 리세스시켜 하드마스크막 패턴(815)의 상부를 노출시킨다. 유동성 절연막(830)을 리세스 시키는 공정은 물(H2O)과 불산(HF)이 100:1의 부피비로 혼합된 불산(HF) 수용액을 이용하여 진행한다. 이러한 리세스 공정은 하드마스크막 패턴(815)의 표면이 노출되는 시점에서 중지한다.
도 29를 참조하면, 유동성 절연막(830) 및 하드마스크막 패턴(815) 위에 캡핑막(835)을 형성한다. 캡핑막(835)은 반도체 기판(800)을 도 14의 HDP 챔버 내에 배치한 다음, HDP 챔버 내에 HDP 증착 소스를 공급하면서 파워를 인가하여 시드막(미도시함)을 형성한 다음, HDP 증착 소스를 추가로 공급하여 형성할 수 있다. 여기서 HDP 증착 소스는 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함한다. 이에 따라 유동성 절연막(830) 및 HDP 공정으로 형성된 캡핑막(835)을 포함하는 층간절연막(840)이 형성된다. 이 층간절연막은 비트라인 스택(820)은 갭필 특성이 우수한 유동성 절연막(830)으로 매립하면서, 유동성 절연막(830)보다 상대적으로 단단한 캡핑막(835)을 표면에 형성한다. 이에 따라 후속 열공정을 진행하더라도 캡핑막(835)에 의해 유동성 절연막(830) 상에 크랙이 발생하는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 층간절연막 형성방법은, 비트라인 스택을 매 립하는 층간절연막을 하부는 유동성 절연막, 상부는 HDP 공정을 이용한 산화막의 이중막으로 형성한다. 층간절연막을 유동성 절연막 또는 HDP 공정을 이용한 산화막의 단일막으로 형성하는 대신에, 두 막을 혼합한 이중막으로 형성하고, 특히 비트라인 스택의 상부 쪽을 유동성 절연막보다 상대적으로 단단한 성질의 HDP 공정을 이용한 산화막으로 형성한다. 이에 따라 상대적으로 단단한 성질의 HDP 공정을 이용한 산화막이 비트라인 스택을 양 측면에서 지지하여 고정시킴으로써, 비트라인 스택의 벤딩 현상을 방지할 수 있다. 또한, 비트라인 스택의 높이에 의해 갭필 특성이 저하되는 현상은 유동성 절연막으로 비트라인 스택 일부를 매립하여 종횡비(aspect ration)를 감소시키고, HDP 공정을 이용한 산화막으로 나머지 부분을 ㅁ매립함으로써 충분한 갭필 마진을 확보할 수 있다. 그리고 HDP 공정을 이용한 산화막은 기존에 적용된 HDP 산화막과 거의 동일한 정도의 스트레스를 가지고, 이와 함께 빠른 식각 속도를 갖는 유동성 절연막보다 상대적으로 식각 속도가 느려 미스 얼라인으로 인한 화학용액 침투에 의해 유발되는 벙커 결함을 방지할 수 있다. 아울러 HDP 공정을 이용한 산화막을 형성하는 과정에서 HDP 증착 공정 및 오버행 식각 공정을 조절하여 갭필 특성을 조절할 수 있다.
도 1은 일반적인 비트라인 스택을 개략적으로 나타내보인 도면이다.
도 2 내지 도 4는 비트라인 스택에서 발생된 결함들을 설명하기 위해 나타내보인 도면들이다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 14는 본 발명의 실시예에 적용하는 고밀도 플라즈마 챔버를 개략적으로 나타내보인 도면이다.
도 15 내지 도 25는 본 발명의 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 26 내지 도 29는 본 발명의 또 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.

Claims (25)

  1. 반도체 기판 상에 비트라인 스택을 형성하는 단계;
    상기 비트라인 스택을 매립하는 유동성 절연막을 형성하는 단계;
    상기 유동성 절연막을 리세스시키는 단계; 및
    상기 리세스에 의해 노출된 상기 비트라인 스택 상에 상기 유동성 절연막보다 상대적으로 치밀한 매립절연막을 증착하여 상기 유동성 절연막 및 상기 매립절연막으로 이루어진 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
  2. 제1항에 있어서,
    상기 유동성 절연막을 형성하는 단계 이후에, 화학적기계적연마 공정으로 상기 유동성 절연막을 평탄화하는 단계를 더 포함하는 반도체 소자의 층간절연막 형성방법.
  3. 제1항에 있어서,
    상기 유동성 절연막은 폴리실라잔(PSZ) 계열의 스핀 온 절연막(SOD)으로 형성하는 반도체 소자의 층간절연막 형성방법.
  4. 제1항에 있어서,
    상기 유동성 절연막은 상기 비트라인 스택의 측벽 일부가 노출될 때까지 리세스시키는 반도체 소자의 층간절연막 형성방법.
  5. 제1항에 있어서, 상기 매립절연막을 증착하는 단계는,
    상기 리세스에 의해 노출된 상기 유동성 절연막 및 상기 비트라인 스택의 측벽 일부를 따라 시드막을 증착하는 단계;
    상기 시드막 상에 HDP 증착 소스를 공급하여 HDP 산화막을 형성하는 단계;
    상기 HDP 산화막을 형성하면서 유발된 상기 비트라인 스택 상부의 오버행을 식각하는 단계; 및
    상기 HDP 산화막을 형성하는 단계 및 오버행을 식각하는 단계를 추가로 진행하여 상기 비트라인 스택을 매립절연막으로 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
  6. 제5항에 있어서,
    상기 HDP 증착 소스는, 실란(SiH4) 가스, 산소(O2) 가스 및 헬륨(He) 가스를 포함하는 반도체 소자의 층간절연막 형성방법.
  7. 제5항에 있어서,
    상기 비트라인 스택 상부의 오버행은 삼불화질소(NF3)를 포함하는 불소(F)계 식각 가스를 이용하여 식각하는 반도체 소자의 층간절연막 형성방법.
  8. 제5항에 있어서,
    상기 시드막을 형성하는 단계 이전에 프리히팅을 수행하는 단계를 더 포함하는 반도체 소자의 층간절연막 형성방법.
  9. 제8항에 있어서, 상기 프리히팅을 수행하는 단계는,
    상기 반도체 기판을 HDP 챔버 내에 로딩시키는 단계; 및
    상기 HDP 챔버 내에 산소(O2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스를 공급하면서 상기 HDP 챔버의 상부 및 측면에 바이어스를 인가하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
  10. 제5항에 있어서,
    상기 HDP 산화막을 형성하는 단계 및 오버행을 식각하는 단계는 4 싸이클 내지 6싸이클 진행하는 반도체 소자의 층간절연막 형성방법.
  11. 제1항에 있어서,
    상기 매립절연막은 상기 비트라인 스택의 벤딩을 방지하여 상기 비트라인 스택의 위치를 고정시키는 반도체 소자의 층간절연막 형성방법.
  12. 반도체 기판상에 비트라인 스택을 형성하는 단계;
    상기 비트라인 스택 상에 유동성 절연막을 형성하는 단계;
    상기 유동성 절연막을 리세스시키는 단계;
    상기 리세스에 노출된 상기 유동성 절연막 및 상기 비트라인 스택의 측벽 일부를 따라 시드막을 형성하는 단계;
    상기 시드막 상에 실란(SiH4) 가스, 산소(O2) 가스 및 헬륨(He) 가스를 포함하는 HDP 증착 소스를 공급하여 제1 HDP 산화막을 형성하는 단계;
    상기 제1 HDP 산화막 상에 식각 가스를 공급하여 상기 비트라인 스택의 상부에 형성된 오버행을 식각하는 단계; 및
    상기 제1 HDP 산화막을 형성하는 단계 및 상기 오버행을 식각하는 단계를 추가하여 상기 비트라인 스택을 매립하는 제2 HDP 산화막을 형성하여 상기 유동성 절연막 및 상기 제2 HDP 산화막을 포함하는 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
  13. 제12항에 있어서,
    상기 유동성 절연막을 형성하는 단계 이후에, 화학적기계적연마 공정으로 상기 유동성 절연막을 평탄화하는 단계를 더 포함하는 반도체 소자의 층간절연막 형성방법.
  14. 제12항에 있어서,
    상기 유동성 절연막은 폴리실라잔(PSZ) 계열의 스핀 온 절연막(SOD)으로 형성하는 반도체 소자의 층간절연막 형성방법.
  15. 제12항에 있어서,
    상기 식각 가스는 삼불화질소(NF3)를 포함하는 불소계 가스를 공급하는 반도체 소자의 층간절연막 형성방법.
  16. 제12항에 있어서,
    상기 제1 HDP 산화막을 형성하는 단계 및 오버행을 식각하는 단계는, 상기 HDP 증착 소스 및 상기 식각 가스의 공급 유량에 따라 4 싸이클 내지 10 싸이클 범위에서 추가로 진행하는 반도체 소자의 층간절연막 형성방법.
  17. 제16항에 있어서,
    상기 층간절연막은, 상기 HDP 증착 소스 및 상기 식각 가스의 공급 유량이 감소하면, 상기 공급 유량에 연동하여 상기 제1 HDP 산화막을 형성하는 단계 및 오버행을 식각하는 단계는 6 싸이클 내지 10 싸이클 범위에서 추가로 진행하여 형성하는 반도체 소자의 층간절연막 형성방법.
  18. 제16항에 있어서,
    상기 층간절연막은, 상기 HDP 증착 소스 및 상기 식각 가스의 공급 유량이 증가하면, 상기 공급 유량에 연동하여 상기 제1 HDP 산화막을 형성하는 단계 및 오버행을 식각하는 단계는 4 싸이클 내지 6 싸이클 범위에서 추가로 진행하여 형성하는 반도체 소자의 층간절연막 형성방법.
  19. 제12항에 있어서,
    상기 제2 HDP 산화막은 상기 비트라인 스택의 벤딩을 방지하여 상기 비트라인 스택의 위치를 고정시키는 반도체 소자의 층간절연막 형성방법.
  20. 반도체 기판상에 비트라인 스택을 형성하는 단계;
    상기 비트라인 스택 상에 유동성 절연막을 형성하는 단계;
    상기 비트라인 스택의 상부 표면을 노출되게 상기 유동성 절연막을 평탄화시키는 단계; 및
    상기 평탄화에 의해 상부 표면이 노출된 비트라인 스택 및 상기 유동성 절연막 위에 상기 유동성 절연막보다 상대적으로 치밀한 캡핑막을 형성하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
  21. 제20항에 있어서,
    상기 유동성 절연막을 형성하는 단계 이후에, 화학적기계적연마 공정으로 상기 유동성 절연막을 평탄화하는 단계를 더 포함하는 반도체 소자의 층간절연막 형성방법.
  22. 제20항에 있어서,
    상기 유동성 절연막은 폴리실라잔(PSZ) 계열의 스핀 온 절연막(SOD)으로 형성하는 스핀 온 절연막(SOD)으로 형성하는 반도체 소자의 층간절연막 형성방법.
  23. 제20항에 있어서, 상기 캡핑막을 형성하는 단계는,
    상기 상부 표면이 노출된 비트라인 스택 상에 HDP 증착 소스를 공급하여 시드막을 형성하는 단계; 및
    상기 시드막 상에 상기 HDP 증착 소스를 추가로 공급하여 상기 유동성 절연막 및 상기 비트라인 스택 상에 캡핑막을 형성하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
  24. 제23항에 있어서,
    상기 HDP 증착 소스는 실란(SiH4) 가스, 산소(O2) 가스 및 헬륨(He) 가스를 포함하는 반도체 소자의 층간절연막 형성방법.
  25. 제20항에 있어서,
    상기 캡핑막은 상기 비트라인 스택의 벤딩을 방지하여 상기 비트라인 스택의 위치를 고정시키는 반도체 소자의 층간절연막 형성방법.
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