KR20090083216A - 반도체소자의 연결콘택 형성방법 - Google Patents

반도체소자의 연결콘택 형성방법 Download PDF

Info

Publication number
KR20090083216A
KR20090083216A KR1020080009233A KR20080009233A KR20090083216A KR 20090083216 A KR20090083216 A KR 20090083216A KR 1020080009233 A KR1020080009233 A KR 1020080009233A KR 20080009233 A KR20080009233 A KR 20080009233A KR 20090083216 A KR20090083216 A KR 20090083216A
Authority
KR
South Korea
Prior art keywords
film
forming
hdp oxide
sod
contact hole
Prior art date
Application number
KR1020080009233A
Other languages
English (en)
Inventor
은병수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080009233A priority Critical patent/KR20090083216A/ko
Publication of KR20090083216A publication Critical patent/KR20090083216A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

기판 상에 하드마스크막을 포함하는 도전패턴을 형성하고, 도전패턴 측벽에 스페이서를 형성한 후, 스페이서가 형성된 기판 상에 상기 도전패턴의 상부가 일정 두께 노출되도록 HDP 산화막을 형성한다. 노출된 도전패턴 사이의 HDP 산화막 상에 SOD막을 매립한 후, 도전패턴 및 SOD막 상에 상기 도전 패턴 사이의 SOD막을 선택적으로 노출시키는 마스크 패턴을 형성한다. 마스크 패턴에 의해 노출된 상기 SOD막 및 HDP 산화막을 식각하여 제1 콘택홀을 형성한 후, 제1 콘택홀이 형성된 기판에 세정 공정을 수행하여 상기 SOD막이 등방향으로 식각되어 상기 제1 콘택홀과 연결되는 제2 콘택홀을 형성한다. 마스크 패턴을 제거한 후, 제1 콘택홀 및 제2 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 반도체소자의 연결 콘택 형성방법을 제시한다.
연결 콘택, 스토리지노드콘택, 비트라인, SOD막, HDP 산화막

Description

반도체소자의 연결콘택 형성방법{Method for fabricating interconnection in semicondutor device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로 반도체소자의 연결 콘택 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 소자에서 요구되는 패턴의 크기가 점점 축소되고 있다. 특히, 50nm 급 개발 소자의 경우 도전 패턴 예를 들어, 비트라인의 선폭(CD;Critical Dimension)이 점점 축소되면서, 비트라인을 갭필(gap fill)하기 위한 공정 마진이 더욱 감소하여 고밀도 플라즈마 (HDP;High Density Plasma) 산화막 공정 과정에서 한계가 나타나고 있다.
이에 따라, 소자분리막 형성 공정에서 사용되는 SOD막을 게이트라인, 비트라인 등과 같은 도전 패턴을 절연시키기 위한 갭필 공정에서 이용할 수 있는 연구가 이루어지고 있다. 즉, HDP 산화막 증착 시 발생하는 플라즈마에 의해 비트라인 좌우에서 차지(charge)되는 양의 차이에 의해 한쪽 부분으로 인력이 불균일하게 작용하면서 비트라인이 구부러지는 벤딩(bending) 현상이 발생하고 있다.
따라서, SOD(Spin On Dielectric) 케미컬(Chmical)을 이용하여 비트라인을 갭필하기 위한 방법이 시도되고 있다. SOD막은 박막 조직이 성글고 유동성이 좋아 스페이스(space) 간격이 좁은 내부를 보이드(void)와 같은 매립불량 없이 채울 수 있다. 따라서, SOD막을 형성한 후, SOD막을 경화시키기 위한 큐어링(curing) 공정을 수행함으로써, 비트라인을 절연시키기 위한 층간절연막으로 이용될 수 있다.
그런데, 큐어링 공정을 수행하는 동안 SOD막의 수축과 더불어 중량 감소가 발생하여 SOD막에 인장 응력(tensile stress)이 발생하여 크랙(crack)현상이 유발되고 있다.
또한, 소자의 크기가 축소되면서 비트 라인 사이에 스토리지 노드 콘택(SNC;Storage Node Contact) 위에 랜딩(landing)되는 하부전극의 오버랩 마진(overlap margin)이 부족이 급속도로 작아지고 있다. 따라서, 오버랩 마진을 증가시키기 위해 제1 스토리지노드콘택을 형성한 후, 제2 스토리지노드콘택을 추가로 형성하는 방법이 시도되고 있다. 그러나, 제2 스토리지노드콘택은 별도의 추가 공정 예컨대, 절연막 증착, 하드마스크막 및 반사방지막 추가 증착, 포토리소그라피 공정, 식각 공정, 세정 공정 , 평탄화공정 등이 수행되고 있으므로, 공정 스텝(step)이 증가하고 공정이 복잡해져 여러 가지 문제점이 발생되고 있다.
본 발명에 따른 반도체소자의 연결 콘택 형성방법은, 기판 상에 하드마스크막을 포함하는 도전패턴을 형성하는 단계; 상기 도전패턴 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 기판 상에 상기 도전패턴의 상부가 일정 두께 노출되도록 HDP 산화막을 형성하는 단계; 상기 노출된 도전패턴 사이의 HDP 산화막 상에 SOD막을 매립하는 단계; 상기 도전패턴 및 SOD막 상에 상기 도전 패턴 사이의 SOD막을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 노출된 상기 SOD막 및 HDP 산화막을 식각하여 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀이 형성된 기판에 세정 공정을 수행하여 상기 SOD막이 등방향으로 식각되어 상기 제1 콘택홀과 연결되는 제2 콘택홀을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 제1 콘택홀 및 제2 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 단계를 포함한다.
상기 스페이서는 질화막으로 형성하는 것이 바람직하다.
상기 HDP 산화막을 형성하는 단계는, 상기 스페이서가 형성된 기판을 프리히팅하는 단계; 상기 프리히팅된 기판 상에 라이너산화막을 형성하는 단계; 상기 라이너산화막 상에 제1 HDP 산화막을 형성하는 단계; 및 상기 제1 HDP 산화막을 일정 두께 식각하는 단계; 및 상기 일정 두께 식각된 제1 HDP 산화막 상에 제2 HDP 산화막을 형성하는 단계로 이루어지는 것이 바람직하다.
상기 HDP 산화막을 형성하는 단계에서는 헬륨 쿨링(he cooling)을 이용하여 상기 기판의 온도가 350℃를 넘지 않도록 조절하는 것이 바람직하다.
상기 HDP 산화막은 상기 도전패턴이 형성된 두께보다 280 내지 300Å 두께 정도 더 높게 형성하는 것이 바람직하다.
상기 SOD막을 형성하는 단계 이후에, 상기 SOD막이 수행된 기판에 큐어링 공정을 수행하는 단계를 더 포함할 수 있다.
상기 큐어링 공정은 300℃의 온도에서 수소가스와 산소가스 분위기에서 60분 동안 수행하는 것이 바람직하다.
상기 제1 콘택홀을 형성하는 단계는, 상기 마스크막 패턴에 의해 노출된 SOD막을 제1 식각하는 단계; 및 상기 마스크막 패턴에 의해 노출된 HDP 산화막을 제2 식각하는 단계로 이루어지는 것이 바람직하다.
상기 세정 공정은 BOE 용액을 이용하여 25초 내지 40초 동안 수행하는 것이 바람직하다.
(실시예)
도 1을 참조하면, 소정의 하부 구조가 형성된 반도체기판(100) 상에 하드마스크막(120)을 포함하는 비트라인(110)을 형성한다.
구체적으로, 반도체기판(110) 상에 비트라인층 및 하드마스크막을 형성한 후, 포토리소그라피(photolithogrphy) 공정을 수행하여 하드마스크막 및 비트라인 층을 패터닝하여 하드마스크막(120)을 포함하는 비트라인(110)을 형성한다. 비트라인층은 텅스텐막을 화학기상증착방법을 이용하여 형성할 수 있다. 이때, 텅스텐막 을 위한 소스가스로서, 실란(SiH4), 수소(H2), 및 육불화텅스텐(WF6) 가스를 이용할 수 있다.
이때, 비트라인(110)과 반도체기판(100) 사이 계면에 접착층(111)이 형성되어 있다. 접착층(111)은 티타늄(Ti)막 및 티타뉼질화(TiN)막을 포함하여 형성할 수 있다. 티타늄막은 비트라인콘택홀(도시되지 않음)에 의해 노출된 반도체기판 표면 또는 콘택플러그 표면과의 접착력을 향상시키는 역할을 한다. 티타늄질화막은 티타늄막의 티타늄(Ti)과 후속 비트라인층 예컨대, 텅스텐막 형성 시 사용되는 불소(F) 가스의 반응을 방지하는 배리어층 역할을 한다.
한편, 도면에는 상세하게 나타내지 않았지만, 하드마스크막(120)을 포함하는 비트라인(110)을 형성하기 이전에, 반도체기판(100)에는 STI(Shallow Trench Isolation) 공정으로 수행된 소자분리막에 의해 활성영역이 설정되고, 반도체기판의 활성영역에 불순물 영역 및 게이트전극을 포함하는 트랜지스터가 형성된다. 또한,트랜지스터를 절연시키기 위한 절연막이 형성되며, 절연막을 선택적으로 관통하여 상기 비트라인과 반도체기판의 불순물영역과 전기적으로 접속되는 비트라인콘택이 형성된다.
하드마스크막(120)을 포함하는 비트라인(110) 측벽에 스페이서(130)를 형성한다. 스페이서(130)는 질화막으로 형성할 수 있으나, 이에 한정되지 않는다.
구체적으로, 하드마스크막(120)을 포함하는 비트라인(110)이 형성된 반도체기판 상에 스페이서막을 형성한 후, 이방성 식각 에컨대, 에치백(etch back) 공정 을 수행하여 비트라인(110) 측벽에 스페이서(130)를 형성한다.
도 2를 참조하면, 하드마스크막(120)을 포함하는 비트라인(110)을 절연시키기 위한 제1 층간절연막으로서 HDP 산화막(140)을 형성한다.
HDP 산화막(140)은 HDP 챔버 내부로 증착소스를 공급하여 제1 HDP 산화막을 형성한 후, 식각소스를 공급하여 제1 HDP 산화막을 일정 두께 제거한 다음, 제1 HDP 산화막 상에 제2 HDP 산화막을 형성한다.
구체적으로, 하드마스크막(120)을 포함하는 비트라인(1110)이 형성된 반도체기판(100)을 HDP 챔버 내부로 로딩시킨다. HDP 챔버 내부로 증착 소스 예컨대, 실란(SiH4)가스, 산소(O2)가스헬륨(He)가스를 공급한다. 이때, 수소(H2)가스를 함께 공급하여, 증착 균일도를 향상시킬 수 있다.
실란가스는 챔버의 사이드 쪽에 20 내지 25sccm 정도 공급하고, 챔버의 상부(top) 쪽에 10 내지 15sccm 정도 공급할 수 있다. 산소가스는 대략 50 내지 55sccm 정도 공급하고, 수소가스는 대략 25 내지 30sccm 정도 공급할 수 있다. 헬륨가스는 챔버의 사이드 쪽에 200 내지 220sccm 정도 공급하고, 챔버의 상부 쪽에 100 내지 110sccm 정도 공급할 수 있다.
HDP 챔버 내부에 전력을 인가하여 고밀도 증착플라즈마를 발생시킨다. 증착플라즈마를 발생시키기 위한 전력은 챔버의 챔버의 상부 쪽에 대략 1500 내지 1600W 인가하고, 챔버의 사이드 쪽에 대략 6900 내지 7000W 인가할 수 있다. 챔버의 바닥면으로 6900 내지 7000W을 인가하여, 제1 HDP 산화막이 200 내지 220Å의 두께 정도 형성되게 한다.
HDP 챔버 내부로 식각소스 예컨대, 삼불화가스(NH3)가스 및 헬륨(He)가스를 공급한다. 삼불화가스는 대략 110 내지 120sccm정도 공급하고, 수소가스는 대략 200 내지 210sccm 공급할 수 있다. 식각플라즈마를 발생시키기 위한 전력은 챔버의 상부 쪽에 1200 내지 1300W 인가하고, 챔버의 사이드 쪽에 5400 내지 5500W 인가하여 식각플라즈마를 발생시킨다. 챔버의 바닥면으로 1900 내지 2000W 정도 인가하여, 발생된 식각플라즈마가 반도체기판(100) 쪽으로 끌려와 제1 HDP 산화막(150)에 부딪쳐 제1 HDP 산화막(150)을 30 내지 40Å 두께 정도 식각하여 HDP 산화막 증착 과정에서 상부에 유발된 오버행(over hang)을 제거한다.
HDP 챔버 내부로 HDP 챔버 내부로 증착 소스 예컨대, 실란(SiH4)가스, 산소(O2) , 헬륨(He)가스 및 수소(H2)가스를 공급하여 제1 HDP 산화막 상에 제2 HDP 산화막을 형성한다. 이때, 실란가스는 챔버의 사이드 쪽에 20 내지 25sccm 정도 공급하고, 챔버의 상부(top) 쪽에 10내지 15sccm 정도 공급할 수 있다. 산소가스는 대략 50 내지 55sccm 정도 공급하고, 수소가스는 대략 25 내지 30sccm 정도 공급할 수 있다. 헬륨가스는 챔버의 사이드 쪽에 200 내지 220sccm 정도 공급하고, 챔버의 상부 쪽에 100 내지 110sccm 정도 공급할 수 있다. 증착플라즈마를 발생시키기 위한 전력은 챔버의 챔버의 상부 쪽에 대략 1500 내지 1600W 인가하고, 챔버의 사이드 쪽에 대략 6900 내지 7000W 인가할 수 있다. 챔버의 바닥면으로 6900 내지 7000W을 인가하여, 제1 HDP 산화막 상에 제2 HDP 산화막이 200 내지 220Å의 두께 정도 형성되게 한다.
이때, 증착-식각(Deposition- Etch) 단계를 1 사이클(cycle)로 하여 증착-식각(Deposition- Etch) 공정을 10회 정도 수행하여 HDP 산화막을 형성할 수 있으며, 이때, 증착 공정 시 He 쿨링(cooling)을 이용하여 반도체기판의 온도가 350℃를 넘지 않도록 조절하여 고온 상태의 플라즈마에 의해 반도체기판이 손상되는 것을 최소화할 수 있다.
한편, HDP 챔버 내부로 기판을 로딩시킨 후, 제1 HDP 산화막을 형성하기 이전에, HDP 챔버 내부에서 반도체기판(100)을 히팅시키는 플라즈마 히팅(plasma heating) 공정 및 라이너산화막(liner oxide) 형성 공정을 수행한다.
플라즈마 히팅 공정은, HDP 챔버 내부로 산소(O2) , 아르곤(Ar) 가스, 헬륨(He)가스를 공급하여 반도체기판을 일정 온도가 되도록 20초 내지 25초 동안 히팅시킨다. 이때, 산소 가스는 90 내지 100sccm 정도 공급하고, 아르곤가스는 40 내지 45sccm 정도 공급할 수 있다. 헬륨가스는 챔버의 사이드 쪽에 240 내지 250sccm 정도 공급하고, 챔버의 상부 쪽에 240 내지 250sccm 정도 공급할 수 있다. 플라즈마를 발생시키기 위한 전력은 챔버의 챔버의 상부 쪽에 0W 인가하고, 챔버의 사이드 쪽에 대략 3900 내지 4000W 인가할 수 있다. 챔버의 바닥면으로 4900 내지 500W을 인가할 수 있다.
라이너산화막(liner oxide) 형성 공정은 HDP 챔버 내부로 실란(SiH4)가스, 산소(O2) , 헬륨(He)가스를 공급하여 라이너 HDP 산화막을 형성한다. 이때, 실란가 스는 챔버의 사이드 쪽에 45 내지 47sccm 정도 공급하고, 챔버의 상부(top) 쪽에 25 내지 30sccm 정도 공급할 수 있다. 산소가스는 100 내지 108sccm 정도 공급하고, 헬륨가스는 챔버의 사이드 쪽에 190 내지 200sccm 정도 공급하고, 챔버의 상부 쪽에 90 내지 100sccm 정도 공급할 수 있다. 증착플라즈마를 발생시키기 위한 전력은 챔버의 상부 쪽에 대략 490 내지 500W 인가하고, 챔버의 사이드 쪽에 대략 4900 내지 5000W 인가할 수 있다. 챔버의 바닥면으로 7900 내지 8000W을 인가하여, 라이너 HDP 산화막이 150 내지 160Å의 두께 정도 형성되게 한다.
HDP 산화막(140)을 형성함에 따라, 후속 제2 층간절연막이 스페이서 간격이 좁은 내부로 유입하는 것이 유리하도록 바닥면의 높이를 증가(bottom up) 시킬 수 있다. 또한, HDP 산화막은 후속 제2 층간절연막 예컨대, SOD막 형성 시 인장 응력 스트레스에 의해 유발되는 크랙(crack) 현상을 방지할 수 있는 역할을 한다.
도 3을 참조하면, 습식 용액 예컨대, BOE 용액을 이용한 습식식각을 수행하여 HDP 산화막(141)을 일정 두께 잔류되게 식각하면서, HDP 산화막(141) 형성과정에서 제거되지 않은 오버행을 제거한다. 이때, 습식 식각 시 HDP 산화막이 190 내지 200Å 두께 정도 식각되게 할 수 있다.
이후에, 상술한 HDP 증착 과정과 동일한 레시피(recipe)를 적용하여 추가로 HDP를 형성할 수 있다. 예컨대, 증착-식각-증착(DED;Deposition- Etch-Deposition) 공정을 HDP 산화막을 형성함으로써 스페이스(space) 간격이 좁은 비트라인을 안정적으로 절연시킬 수 있다. 또한, HDP 산화막은 비트라인(110)의 높이에 따라 증착-식각-증착(DED;Deposition- Etch-Deposition)과정을 2 내지 3회 정도 반복적으로 수행할 수도 있다. 이때, 잔류된 HDP 산화막(141)은 비트라인(110)보다 280 내지 300Å 두께 정도 두껍게 형성되도록 HDP 산화막 증착-식각공정 횟수를 조절할 수 있다.
도 4를 참조하면, HDP 산화막(141) 상에 제2 층간절연막으로서 SOD(Spin on Dielectric)막(150)을 형성한다. SOD막(150)은 대략 4000 내지 6000 정도의 두께로 형성할 수 있다. SOD막(150)은 silicate, siloxane, methyl silsequioxane(MSQ), hydrogen silsequioxane(HSQ), MQS + HSQ, perhydropolysilazane((SiH2NH)n), polysilazane 등의 케미컬(chemical)이 용매로 용해되어 유동성을 갖는 절연물질을 스핀 코팅(spin coating) 방식으로 형성할 수 있다.
SOD막(150)은 박막 조직이 성글고 유동성이 좋아 스페이스(space) 간격이 좁은 내부를 보이드(void)와 같은 매립불량 없이 채울 수 있다.
도 5를 참조하면, SOD막을 경화시키기 위한 큐어링(curing) 공정을 수행한다. 큐어링 공정은 300℃의 온도 및 수소와 산소 비율이 1:2 정도의 가스분위기에서 60분 정도 수행할 수 있다.
한편, 큐어링 공정을 수행하는 동안 SOD막의 수축과 더불어 중량 감소가 발생하여 SOD막에 인장 응력(tensile stress)이 발생하게 되는데, 하부의 HDP 산화막이 형성되어 있어 인장 응력에 의해 크랙(crack) 현상이 발생되는 것을 방지할 수 있다.
SOD막(151)에 평탄화를 수행하여 하드마스크막(130)을 포함하는 비트라 인(110)을 노드분리한다. 평탄화는 예컨대, 화학 기계 연마(CMP;Chemical Mechanical Polishing)공정으로 수행할 수 있다. 화학기계연마 시 하드마스크막(130)을 식각 정지막(etch stop layer)으로 이용하여 수행한다.
평탄화를 수행함에 따라, 비트라인 사이의 하부에는 HDP 산화막(141)이 형성되고, 상부에는 평탄화된 SOD막(151)이 형성되어 비트라인(110)을 절연시키기 위한 층간절연막으로 이용된다.
도 6을 참조하면, 평탄화된 SOD막(151) 및 하드마스크막(130) 상에 스토리지노드콘택이 형성될 부분을 선택적으로 노출시키는 마스크막 패턴(160)을 형성한다. 마스크 패턴은 포토리소그라피(photolithography) 공정을 이용하여 형성될 수 있다.
도 7을 참조하면, 마스크막 패턴(도 6의 160)에 의해 노출된 SOD막(151) 및 HDP 산화막(141)을 선택적으로 식각하여 스토리지노드콘택홀을 형성한다. 이때, 제1 스토리지노드콘택홀(170) 및 제2 스토리지노드콘택홀(171)이 함께 형성된다.
구체적으로, 마스크막 패턴(160)에 의해 노출된 SOD막(151)을 제1 식각한 후, 연속적으로 HDP 산화막(141)을 등 방향으로 제2 식각한 다음, 습식 용액을 이용한 세정 공정을 수행한다. 제1 식각 및 제2 식각은 건식 식각(dry etch) 공정으로 수행될 수 있으며, 세정 공정은 BOE 용액을 이용하여 25 내지 40초 동안 수행될 수 있다. 습식 세정 공정 과정에 의해 상대적으로 오픈마진이 좁은 제1 스토리지노드콘택홀와 상대적으로 오픈 마진이 넓은 제2 스토리지노드콘택홀이 형성된다. 예컨대, SOD막의 습식식각률이 HDP 산화막 보다 빠르기 때문에 상부에 형성되어 있는 SOD막(151)이 제거되어 콘택홀의 사이즈가 커지면서 제2 스토리지노드콘택홀(171)과 같은 역할을 하고, 하부에 형성되어 있는 HDP 산화막의 사이즈는 커지지 않으므로 제1 스토리지노드코택홀(170) 역할을 하게 된다.
이때, 제2 스토리지노드콘택홀(171)의 사이즈가 커지면서 노출되는 비트라인(110) 측면은 스페이서(130)가 형성되어 있으므로 비트라인(110)이 손상되는 것을 방지할 수 있다.
이에 따라, 공정 추가 없이 제1 스토리지노드콘택홀(170) 및 제2 스토리지노드콘택홀(171)을 형성할 수 있다. 제1 스토리지노드콘택홀(170) 및 제2 스토리지노드콘택홀(171)에 의해 노출된 영역은, 반도체기판(100)의 불순물 영역 또는, 반도체기판(100)의 불순물영역과 전기적으로 접속되는 콘택플러그일 수 있다.
도 8을 참조하면, 제1 스토리지노드콘택홀 및 제2 스토리지노드콘택홀 내에 콘택용 물질막을 매립하여 오버랩 마진이 증가된 스토리지노드콘택(180)을 형성한다.
본 발명에 따르면, 비트라인을 절연시키기 위한 층간절연막으로서, 하부에는 HDP 산화막을 형성하고, 상부에는 SOD막을 형성하여 SOD막 큐어링 공정과정에서 유발될 수 있는 크랙 현상을 방지하고, SOD막의 빠른 습식식각률을 이용하여 제1 스토리지노드콘택홀 및 제2 스토리지노드콘택홀을 추가 공정과정 없이 동시에 형성할 수 있다. 또한, 비트라인 하부에는 비트라인 측면에 HDP 산화막을 잔류시켜 비트라인과 스토리지노드 콘택 사이의 기생 커패시턴스를 감소시킬 수 있다. 따라서, 공정 단순화를 통해 HDP 산화막의 수명을 연장시켜 소자의 인터그레이 션(intergration)을 향상시킬 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 8은 본 발명에 따른 반도체소자의 연결 콘택 형성방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (9)

  1. 기판 상에 하드마스크막을 포함하는 도전패턴을 형성하는 단계;
    상기 도전패턴 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 기판 상에 상기 도전패턴의 상부가 일정 두께 노출되도록 HDP 산화막을 형성하는 단계;
    상기 노출된 도전패턴 사이의 HDP 산화막 상에 SOD막을 매립하는 단계;
    상기 도전패턴 및 SOD막 상에 상기 도전 패턴 사이의 SOD막을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 상기 SOD막 및 HDP 산화막을 식각하여 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀이 형성된 기판에 세정 공정을 수행하여 상기 SOD막이 등방향으로 식각되어 상기 제1 콘택홀과 연결되는 제2 콘택홀을 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 제1 콘택홀 및 제2 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 단계를 포함하는 반도체소자의 연결 콘택 형성방법.
  2. 제1항에 있어서,
    상기 스페이서는 질화막으로 형성하는 반도체소자의 연결 콘택 형성방법.
  3. 제1항에 있어서,
    상기 HDP 산화막을 형성하는 단계는,
    상기 스페이서가 형성된 기판을 프리히팅하는 단계;
    상기 프리히팅된 기판 상에 라이너산화막을 형성하는 단계;
    상기 라이너산화막 상에 제1 HDP 산화막을 형성하는 단계;
    상기 HDP 산화막을 일정 두께 식각하는 단계; 및
    상기 일정 두께 식각된 제1 HDP 산화막 상에 제2 HDP 산화막을 형성하는 단계로 이루어지는 반도체소자의 연결 콘택 형성방법.
  4. 제1항에 있어서,
    상기 HDP 산화막을 형성하는 단계에서는 헬륨 쿨링(he cooling)을 이용하여 상기 기판의 온도가 350℃를 넘지 않도록 조절하는 반도체소자의 연결 콘택 형성방법.
  5. 제1항에 있어서,
    상기 HDP 산화막은 상기 도전패턴이 형성된 두께보다 280 내지 300Å 두께 정도 더 높게 형성하는 반도체소자의 연결 콘택 형성방법.
  6. 제1항에 있어서,
    상기 SOD막을 형성하는 단계 이후에,
    상기 SOD막이 수행된 기판에 큐어링 공정을 수행하는 단계를 더 포함하는 반도체소자의 연결 콘택 형성방법.
  7. 제6항에 있어서,
    상기 큐어링 공정은 300℃의 온도에서 수소가스와 산소가스 분위기에서 60분 동안 수행하는 반도체소자의 연결 콘택 형성방법.
  8. 제1항에 있어서,
    상기 제1 콘택홀을 형성하는 단계는,
    상기 마스크막 패턴에 의해 노출된 SOD막을 제1 식각하는 단계; 및
    상기 마스크막 패턴에 의해 노출된 HDP 산화막을 제2 식각하는 단계로 이루어지는 반도체소자의 연결 콘택 형성방법.
  9. 제1항에 있어서,
    상기 세정 공정은 BOE 용액을 이용하여 25초 내지 40초 동안 수행하는 반도체소자의 연결 콘택 형성방법.
KR1020080009233A 2008-01-29 2008-01-29 반도체소자의 연결콘택 형성방법 KR20090083216A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080009233A KR20090083216A (ko) 2008-01-29 2008-01-29 반도체소자의 연결콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080009233A KR20090083216A (ko) 2008-01-29 2008-01-29 반도체소자의 연결콘택 형성방법

Publications (1)

Publication Number Publication Date
KR20090083216A true KR20090083216A (ko) 2009-08-03

Family

ID=41204188

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080009233A KR20090083216A (ko) 2008-01-29 2008-01-29 반도체소자의 연결콘택 형성방법

Country Status (1)

Country Link
KR (1) KR20090083216A (ko)

Similar Documents

Publication Publication Date Title
US8592326B2 (en) Method for fabricating an inter dielectric layer in semiconductor device
US7071107B2 (en) Method for manufacturing a semiconductor device
US20090104774A1 (en) Method of manufacturing a semiconductor device
KR101003494B1 (ko) 메모리 소자의 소자분리 구조 및 형성 방법
KR100899393B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100894101B1 (ko) 반도체 소자의 소자분리막 형성방법
US5681425A (en) Teos plasma protection technology
US20090004839A1 (en) Method for fabricating an interlayer dielectric in a semiconductor device
KR20090000324A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20090083216A (ko) 반도체소자의 연결콘택 형성방법
KR100972861B1 (ko) 반도체 소자의 층간절연막 형성방법
KR100874429B1 (ko) 반도체소자 제조시의 갭 매립방법
KR100854863B1 (ko) 반도체 소자의 제조방법
KR100755141B1 (ko) 반도체 소자 콘택 플러그 및 그 제조 방법
KR20130059790A (ko) 메모리 소자의 형성방법
KR101538386B1 (ko) 반도체 소자의 금속배선 형성방법
KR20090083217A (ko) 반도체소자의 비트라인 형성방법
KR100773754B1 (ko) 갭 필 능력을 향상시킨 절연막 증착 방법
KR100930386B1 (ko) 반도체 소자의 층간절연막 형성방법
KR101069438B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100552810B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100645189B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR101204664B1 (ko) 반도체 소자의 층간절연막 형성방법
KR100670686B1 (ko) 반도체 소자의 콘택플러그 제조 방법
KR100831682B1 (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid