KR20130039067A - 메모리 소자의 소자분리 형성 방법 - Google Patents

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Abstract

본 발명의 메모리 소자의 소자분리 형성 방법은, 반도체 기판의 셀(cell) 영역에 제1 트렌치 및 제2 트렌치를 형성하면서 주변회로영역에 제3 트렌치를 형성하는 단계; 제1, 제2 및 제3 트렌치 상에 테오스(TEOS) 소스를 공급하면서 오존 가스를 공급하여 제1 테오스층을 형성하는 단계; 제1 테오스층 상에 제1 테오스층보다 막질이 단단한 제2 테오스층을 형성하는 단계; 제1 테오스층 및 제2 테오스층을 번갈아 증착하여 제2 및 제3 트렌치의 일부를 메우면서 제1 트렌치를 매립하는 제1 소자절연층을 형성하는 단계; 제1 테오스층보다 막질이 부드러워 흐름 특성이 높은 제3 테오스층으로 제3 트렌치의 일부를 메우면서 제2 트렌치를 매립하는 제2 소자절연층을 형성하는 단계; 및 제3 트렌치 상에 고밀도 플라즈마(HDP) 증착 소스를 공급하여 제3 트렌치를 매립하는 제3 소자절연층을 형성하는 단계를 포함한다.

Description

메모리 소자의 소자분리 형성 방법{Method for fabricating an isolation structure in memory device}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 메모리 소자의 소자분리 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아지면서 회로 패턴의 디자인 룰(design rule) 또한 감소되고 있으며, 이에 따라 미세 패턴을 구현하는데 어려움이 증가되고 있다. 예컨대, 디램(DRAM: Dynimic Random Access Memory) 소자의 디자인 룰이 40nm급 이하로 감소됨에 따라, 소자간 격리를 위한 소자분리(isolation) 구조를 형성하는 과정에서 갭(gap)을 불량 없이 채우는 기술이 요구되고 있다. 특히 소자분리 구조를 얕은 트렌치 소자분리(STI: Shallow Trench Isolation) 방법으로 구현할 때, 트렌치의 종횡비(aspect ratio)가 급격히 증가하고, 트렌치의 폭이 보다 축소됨에 따라, 트렌치를 우수한 갭필(gap fill)특성을 가지는 절연 물질을 도입하여 채우는 기술이 요구되고 있다.
디자인 룰이 급격히 감소함에 따라, 셀 영역 및 주변회로영역에 형성되는 트렌치의 폭이 각각 다르게 형성되고, 특히 패턴 밀도가 낮은 주변회로영역에 형성된 트렌치의 폭에 비해 패턴 밀도가 높은 셀 영역에 형성된 트렌치의 폭이 좁게 형성됨에 따라 트렌치를 고밀도 플라즈마 증착(HDP: High Density Plasma) 방식으로 형성되는 HDP 산화물의 단일 물질로 불량 없이 채우는 과정에서 한계를 나타내고 있다. 이에 따라, HDP 산화물에 비해 보다 높은 갭필 특성을 나타내는 유동성 절연물질(flowable dielectric)을 이용하여 트렌치를 채우는 방법이 시도되고 있다. 이러한 유동성 절연물을 이용한 방법은, 액상 또는 현탁액 형태의 절연물질 소스(source)를 도포하고, 액상 소스의 유동성을 이용하여 트렌치를 채운 후, 도포된 막질을 큐어링(curing)시킴으로써 유동성 절연물의 단일 물질을 이용한 절연층으로 트렌치를 메우게 형성하고 있다. 이러한 도포 과정은 스핀 코터(spin coater)를 이용하여 수행될 수 있어, 이러한 과정에 의한 절연층은 스핀온유전층(SOD: Spin On Dielectric)으로 이해될 수 있다.
유동성 절연층으로 소자분리층을 형성할 때, PMOS 트랜지스터의 HEIP(HEIP: Hot Electron Induced Punchthrough) 특성 열화가 심해질 수 있다. 예컨대, 유동성 절연층을 형성할 때, 액상의 절연물질 소스를 도포한 후, 큐어링(curing)하는 과정에서 소자분리층과 하부의 실리콘 질화물층 라이너 사이에 극심한 스트레스가 유발될 수 있다. 이는 유동성 절연층의 큐어링시 유발되는 절연층의 수축에 의해 스트레스가 유발될 수 있다. 이러한 스트레스는 실리콘 질화물층에 전자 트랩 자리들을 증가시키는 효과를 유발하게 되고, 이에 따라, 핫 전자(e)들이 소자분리층의 계면에 보다 많은 수가 트랩되어 채널 폭이 감소되는 결과를 야기할 수 있다. 이러한 채널 폭의 감소에 의해 PMOS 트랜지스터의 문턱 전압(Vt: Threshold Voltage)은 급격히 감소되고 오프 누설 전류(off leakage current)가 급격히 증가되게 된다.
본 발명이 이루고자 하는 기술적 과제는, 셀 영역 및 주변회로영역의 각각 상이한 폭을 가지는 소자분리 트렌치들을 불량 없이 균일하게 매립할 수 있는 메모리 소자의 소자분리 형성 방법을 제공하는데 있다.
본 발명에 따른 메모리 소자의 소자분리 형성 방법은, 반도체 기판의 셀(cell) 영역에 제1 트렌치 및 제2 트렌치를 형성하면서 주변회로영역에 제3 트렌치를 형성하는 단계; 상기 제1, 제2 및 제3 트렌치 상에 테오스(TEOS) 소스를 공급하면서 오존 가스를 공급하여 제1 테오스층을 형성하는 단계; 상기 제1 테오스층 상에 상기 제1 테오스층보다 막질이 단단한 제2 테오스층을 형성하는 단계; 상기 제1 테오스층 및 제2 테오스층을 번갈아 증착하여 상기 제2 및 제3 트렌치의 일부를 메우면서 상기 제1 트렌치를 매립하는 제1 소자절연층을 형성하는 단계; 상기 제1 테오스층보다 막질이 부드러워 흐름 특성이 높은 제3 테오스층으로 상기 제3 트렌치의 일부를 메우면서 상기 제2 트렌치를 매립하는 제2 소자절연층을 형성하는 단계; 및 상기 제3 트렌치 상에 고밀도 플라즈마(HDP) 증착 소스를 공급하여 상기 제3 트렌치를 매립하는 제3 소자절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제2 트렌치는 상기 제1 트렌치보다 폭이 상대적으로 넓게 형성하고 상기 제3 트렌치는 상기 제1 및 제2 트렌치보다 폭이 넓게 형성하는 것이 바람직하다.
상기 제1 트렌치는 상기 셀 영역의 스토리지노드 컨택이 배치될 활성영역의 양 끝단에 인접한 활성영역들 사이의 갭이고, 상기 제2 트렌치는 상기 셀 영역의 비트라인 컨택이 배치될 활성영역의 중심부와 인접하는 활성영역들 사이의 갭이다.
상기 제2 테오스층은 상기 제1 테오스층보다 상기 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 것이 바람직하다.
상기 제1 소자절연층은 상기 제1 테오스층 및 제2 테오스층을 형성하는 단계를 1싸이클로 하여 5-8 싸이클로 진행하여 형성할 수 있다.
상기 제2 소자절연층은 상기 제1 및 제2 테오스층보다 상기 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 것이 바람직하다.
상기 제1 내지 제3 테오스층을 형성하는 단계는 하나의 챔버에서 인시츄로 진행하는 것이 바람직하다.
상기 고밀도 플라즈마 소스는 산소 가스(O2), 실란 가스(SiH4) 및 헬륨 가스(He)를 포함한다.
상기 제3 소자절연층을 형성하는 단계는, 상기 제3 트렌치 내에 실리콘 산화물의 제1 증착층을 증착하는 단계; 상기 제1 증착층을 제1건식 식각하여 두께를 감소시키는 단계; 및 상기 제1 증착층의 증착 및 상기 제1건식 식각 과정을 다수 번 반복하는 단계를 포함하여 고밀도플라즈마(HDP) 산화물로 이루어진 제3 소자절연층이 형성되게 수행되한다.
상기 제1 증착층을 증착하는 단계는, 상기 제3트렌치 상에 산소 가스, 수소 가스, 실란(silane) 가스 및 헬륨 캐리어 가스를 포함하는 고밀도 플라즈마 증착 소스를 제공하고 플라즈마 여기시켜 상기 증착이 수행되게 하는 것이 바람직하다.
상기 제1 증착층의 증착 및 상기 제1건식 식각 과정은 5번 이상 반복하는 것이 바람직하다.
상기 제3 소자절연층을 형성하는 단계 이후에, 상기 제3 소자절연층, 제2 소자절연층 및 제1 소자절연층을 평탄화(planarization)하여 각각의 제1 트렌치, 제2 트렌치 및 제3 트렌치들을 각각 채우는 패턴들로 분리하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 따르면, 셀 영역 및 주변회로영역에서 각각 상이한 폭을 가지는 소자분리 트렌치 특성에 따라 각각 상이한 막을 도입하여 불량 없이 매립할 수 있다. 이에 따라 고온의 큐어링 공정이 요구되는 SOD 막을 도입하지 않아 PMOS 트랜지스터의 HEIP과 같이 전기적으로 문제가 되고 있는 주변 영역에서의 라이너 질화물층의 두께를 감소시킬 수 있다. 또한 SOD막에 의해 유발되는 실리콘 슬라이딩(Si sliding)에 의한 게이트 전극의 크랙 현상을 방지할 수 있어 반도체 소자 분리구조의 신뢰성을 향상시킬 수 있다.
도 1은 셀 영역의 일부를 상부에서 나타내보인 평면도이다.
도 2 내지 도 13은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 나타내보인 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 셀 영역의 일부를 상부에서 나타내보인 평면도이다. 그리고 도 2 내지 도 13은 본 발명의 실시예에 따른 메모리 소자의 소자분리 형성 방법을 설명하기 위해 나타내보인 단면도들이다.
도 1 및 도 2를 참조하면, 셀 영역(A) 및 주변회로영역(B)이 정의된 반도체 기판(100) 상에 패드 마스크막(105)을 형성한다. 패드 마스크막(105)은 트렌치가 형성될 영역의 반도체 기판(100) 표면 일부를 노출시키는 오픈부를 포함하며, 실리콘 산화막 및 실리콘 질화막의 적층 구조로 형성할 수 있다. 계속해서 패드 마스크막(105)을 마스크로 한 식각 공정을 진행하여 반도체 기판(100) 내에 소자분리 트렌치(110, 115, 120)를 형성한다. 여기서 소자분리 트렌치(110, 115, 120)는 제1 트렌치(110), 제2 트렌치(115) 그리고 제3 트렌치(120)를 포함한다. 제1 트렌치(110) 및 제2 트렌치(115)는 패턴 밀도가 높은 셀 영역(A)에 형성되고 제3 트렌치(120)의 제3폭(135)에 비해 협소한 폭을 가지게 형성된다. 여기서 제1 트렌치(110)는 제2 트렌치(115)의 제2폭(130)에 비해 협소한 제1폭(125)을 가지게 형성된다. 제3 트렌치(120)는 패턴 밀도가 낮은 주변회로영역(B)에 형성되어 제1폭(125) 및 제2폭(130)보다 넓은 제3폭(135)으로 형성된다.
이 경우 제1 트렌치(110)는 도 1에 도시한 바와 같이, 셀 영역(A)에서 이후 반도체 소자 제조공정에 의해 형성될 스토리지노드 컨택이 배치될 활성영역(a)의 양 끝단(140)에 인접한 활성영역들 사이의 갭(gap, 140)으로 이해될 수 있다. 그리고 제2 트렌치(115)는 이후 비트라인 컨택이 배치될 활성 영역의 중심부(145)에 인접하는 활성영역들 사이의 갭(145)으로 이해될 수 있다. 여기서 소자분리 트렌치들(110, 115, 120)은 각각의 트렌치의 측벽과 수평면이 이루는 각도(θ)가 0ㅀ~ 88ㅀ의 범위 내에 있도록 형성하는 것이 바람직하다. 트렌치의 측벽이 수평면과 이루는 각도가 88ㅀ를 초과하게 되면 이후 절연 물질로 트렌치를 매립하는 과정에서 트렌치 내부에 심(seam)이 발생하게 된다.
도 3을 참조하면, 소자분리 트렌치(110, 115, 120)의 노출된 측벽 및 바닥면에 측벽 산화막(150)을 형성하고 측벽 산화막(150) 위에 라이너 질화막(155)을 라이너(liner)로 증착한다. 라이너 질화막(155)은 40-50Å의 두께로 증착되며, 실리콘질화막으로 형성될 수 있다. 측벽 산화막(150)은 반도체 기판(100) 상에 산화 공정(oxidation)을 수행하여 소자분리 트렌치(110, 115, 120)의 노출면에 산화물층으로 형성한다. 측벽 산화막(150)은 소자분리 트렌치(110, 115, 120)를 형성하는 과정에서 발생된 표면 손상을 보상할 수 있다. 또한, 라이너 질화막(155)과 소자분리 트렌치(110, 115, 120) 측벽과의 계면에 유발될 수 있는 스트레스를 완화하는 역할을 할 수 있다.
측벽 산화막(150) 상에 형성된 라이너 질화막(155)은 STI 형성 후 진행되는 반도체 소자 제조공정, 예컨대, 문턱 전압 조절을 위한 이온주입 시 수반되는 스크린(screen) 산화층 형성이나 후속되는 게이트 유전층 형성을 위한 산화 과정 등과 같은 산화 과정 또는 열산화 공정에서 도입된 산화 소스(oxidant source)의 침투를 억제하는 역할을 할 수 있다. 이러한 산화 소스의 침투는 활성 영역(a)과 소자분리층 사이의 계면에 과도한 두께의 산화물층을 유발하여 트랜지스터 동작 시 누설 전류(leakage current)가 과다하게 발생되는 요인으로 작용할 수 있다. 이와 같이, 라이너 질화막(155)은 후속되는 공정에서의 소자분리 특성의 열화를 감소시켜 정션 누설(junction leakage)을 억제할 수 있다. 따라서, 디램 소자의 셀의 NMOS 트랜지스터들의 리프레시 시간 감소를 줄이는 데 유효한 작용을 유도할 수 있다. 또한 라이너 질화막(155)의 두께를 종래 66Å 이상의 두꺼운 두께로 형성하던 것을 40-50Å의 얇은 두께로 형성함에 따라 두꺼운 라이너 질화막에 포획되는 핫 전자(hot electron)들에 의해 PMOS 트랜지스터의 HEIP(Hot Electron Induced Punchthrough) 특성 현상을 방지할 수 있다.
도 4를 참조하면, 라이너 질화막(155) 상에 제1 테오스(TEOS: Tetra ethyl ortho silicate)층(160) 및 제2 테오스층(165)을 번갈아가며 순차적으로 증착한다. 제1 테오스층(160) 및 제2 테오스층(165)은 높은 단차 도포성(step coverage)을 구현하기 위해 HARP(High Aspect Ratio Process) 과정으로 증착한다. 예컨대, 테오스 소스(TEOS source)의 흐름량에 비해 10배 내지 20배의 큰 흐름량(flow rate)으로 오존(O3) 가스를 제공하여, 오존 가스와 테오스 소스의 반응으로 산화물을 증착한다.
여기서 제1 테오스층(160)을 형성하기 위한 테오스 소스는 600sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 26000sccm 흐름량을 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 제1 테오스층(160)은 대략 20Å의 두께로 증착되며, 두께는 (+), (-) 10% 정도 변화시킬 수 있다.
제1 테오스층(160) 위에 제2 테오스층(165)을 형성하기 위한 테오스 소스는 1100sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 26000sccm 흐름량을 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 제2 테오스층(165)은 제1 테오스층(160) 위에 대략 15Å의 두께로 증착되며, 두께는 (+), (-) 10% 정도 변화시킬 수 있다.
도 5를 참조하면, 제1 테오스층(160) 및 제2 테오스층(165)을 번갈아 증착하여 제1 트렌치(110)를 매립하는 제1 소자절연층(170)을 형성한다. 여기서 제1 테오스층(160) 및 제2 테오스층(165)이 번갈아 증착하는 과정을 1싸이클(cycle)로 하며, 5-8 싸이클을 진행하여 제1 트렌치(110)를 매립하는 제1 소자절연층(170)을 형성한다. 여기서 제2 트렌치(115) 및 제3 트렌치(120)는 제1 트렌치(110)보다 상대적으로 넓은 폭으로 형성됨에 따라 트렌치의 일부만 제1 소자절연층(170)으로 매립된다.
이 경우, 제2 테오스층(165)을 형성하기 위한 테오스 소스는 1100sccm 흐름량으로 공급되어 제1 테오스층(160)을 형성하기 위한 테오스 소스가 600sccm 흐름량으로 공급되는 것보다 높은 흐름량으로 공급된다. HARP 과정에서 테오스 소스의 흐름량이 적으면 단차 도포성은 우수한 반면, 상대적으로 단단한 막질을 형성하여 후속 어닐 공정시 흐름(flow) 특성이 저하됨에 따라, 트렌치 내부에 심(seam)이 발생된다. 이에 테오스 소스 흐름량이 너무 높으면 열처리시 흐름 특성은 좋아지지만 단차 도포성이 저하됨에 따라 트렌치 내부에 미처 매립되지 않은 보이드(void)가 형성된다. 이에 따라 본 발명의 실시예에서는 제1 테오스층(160) 및 제2 테오스층(165)을 교차 증착하는 과정을 1싸이클(cycle)로 하여 싸이클을 반복하여 진행함에 따라 우수한 단차 도포성 및 흐름 특성을 모두 구현할 수 있다.
도 6을 참조하면, 반도체 기판(100) 상에 제2 소자절연층(175)을 형성한다. 제2 소자절연층(175)은 테오스층으로 형성하며, 제1 테오스층(160) 및 제2 테오스층(165)과 동일한 HARP 과정으로 증착하는 것이 바람직하다. 테오스층으로 이루어진 제2 소자절연층(175)을 형성하기 위한 테오스 소스는 1200sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 26000sccm 흐름량으로 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 제2 소자절연층(175)은 대략 400Å의 두께로 증착되어 이후 비트라인 컨택이 배치될 활성 영역의 중심부에 인접하는 활성영역들 사이의 갭(145, 도 1 참조)인 제2 트렌치(115)를 모두 매립하며, 증착 두께는 (+), (-) 10% 정도 변화시킬 수 있다. 여기서 제1 테오스층(160), 제2 테오스층(165) 및 제3 테오스층(175)을 형성하는 HARP 방식은 모두 하나의 챔버에서 인 시츄(In-situ)로 진행한다.
도 7을 참조하면 HARP 방식으로 형성된 제1 소자절연층(170) 및 제2 소자절연층(175)의 막질을 치밀화시키기 위한 어닐 공정을 진행한다. 어닐 공정은 대략 950도의 질소(N2) 가스 분위기에서 30초 내지 60초 동안 진행한다. 이때, 온도는 (+), (-) 10% 정도 각각 변화시킬 수 있다.
도 8을 참조하면, 반도체 기판(100) 상에 산소(O2) 가스 및 헬륨(He) 가스 분위기에서 프리히팅(preheating)을 수행한다. 구체적으로, 반도체 기판(100)을 고밀도 플라즈마(High Density Plasma; 이하 HDP라 함) 챔버 내에 로딩시킨다. 다음에 HDP 챔버 내에 HDP 챔버의 측면에 위치한 측면 가스 분배부를 통해 산소(O2)가스 및 아르곤(Ar) 가스를 소스 가스로 공급하고, 헬륨(He)가스를 첨가 가스로 공급하면서 적절한 파워를 인가하여 60초 동안 프리히팅을 진행한다. 여기서 산소(O2)가스는 200sccm의 흐름량으로 공급하고, 아르곤(Ar) 가스는 45sccm의 흐름량으로 공급하며, 헬륨(He)가스는 200sccm의 흐름량으로 공급한다. 이때, HDP 챔버의 상측에 위치한 상측 가스 분배부를 통해 헬륨(He) 가스를 추가로 200sccm 의 흐름량으로 공급할 수 있다. 또한 플라즈마를 발생시키기 위한 소스파워는 HDP 챔버 상부에서 인가되는 전원인 탑 파워(top power)를 5000W로 인가하고, HDP 챔버 측면에서 인가되는 전원인 사이드 파워(side power)를 4000W로 인가하고, 플라즈마를 흡착시키는 전원인 바텀 파워(bottom power)는 인가하지 않는다. 이때, 흐름량 또는 파워는 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 프리히팅 시간 또한 (+), (-) 10% 정도 변화시킬 수 있다. 이러한 프리히팅 공정으로 플라즈마 산화물을 형성하기 위한 전처리를 진행한다.
도 9를 참조하면, 주변회로영역(B)의 제2 소자절연층(175) 상에 라이너 형상으로 HDP 시드층(seed layer, 180)을 형성한다. 이러한 HDP 시드층(180)의 증착은 앞선 프리히팅 공정에 인시츄로 진행될 수 있다. HDP 시드층(180)은 후속되는 제3 트렌치(120)를 채우는 소자분리층을 HDP 과정으로 증착할 때 HDP 산화물의 성장을 위한 시드(seed)역할을 위해 도입될 수 있다. HDP 시드층(180)은 100Å 내지 200Å의 두께, 바람직하게는 150Å의 두께로 형성될 수 있다. 이를 위해 HDP 챔버 내에 산소 가스(O2), 실란 가스(SiH4) 및 헬륨 가스(He)를 포함하는 증착 소스를 공급한다.
산소 가스(O2)는 100sccm 내지 115sccm의 유량, 바람직하게는 대략 108sccm으로 측면 가스 분배부를 통해 공급될 수 있다. 실란 가스(SiH4)는 측면 가스 분배부를 통해 40sccm 내지 55sccm의 유량, 바람직하게 대략 47sccm의 유량으로 공급되고, 또한, 상측 가스 분배부를 통해 25sccm 내지 35sccm의 유량, 바람직하게 대략 30sccm의 유량으로 공급한다. 캐리어 가스로 이용되는 헬륨 가스(He)는 측면 및 상측 가스 분배부 각각에서 150sccm 내지 250sccm의 유량, 바람직하게 200sccm의 유량 및 50sccm 내지 150sccm의 유량, 바람직하게 100sccm의 유량으로 공급된다.
이와 같이 증착 소스를 공급하고, 탑 파워를 7500W 내지 8500W, 바람직하게는 8000W로 인가하고, 사이드 파워를 4500W 내지 5500W, 바람직하게 대략 5000W로 인가하여 증착 소스를 플라즈마 여기하고, 바텀 파워를 450W 내지 550W, 대략 500W로 인가하여 플라즈마의 직진성을 유도한다. 이와 같이 발생된 플라즈마 소스에 의해서 HDP 시드층(180)이 실리콘 산화물로 증착된다.
도 10을 참조하면, HDP 시드층(180) 상에 HDP 산화물 증착 과정 중의 하나의 세부 단계로 제1 증착층(185)을 대략 700Å 정도 두께로 증착한다. HDP 증착 챔버 내에 산소 가스(O2)를 HDP 시드층(180) 형성 시 보다 작은 유량인 대략 70sccm 내지 80sccm의 유량, 바람직하게는 대략 74sccm의 유량으로 측면 가스 분배부를 통해 공급한다. 실란 가스(SiH4)를 측면 가스 분배부를 통해 40sccm 내지 55sccm의 유량, 바람직하게 대략 43sccm의 유량으로 공급하고, 또한, 상측 가스 분배부를 통해 5sccm 내지 15sccm의 유량, 바람직하게 대략 10sccm의 유량으로 공급한다. 캐리어 가스로 이용되는 헬륨 가스(He)는 측면 가스 분배부에서 250sccm 내지 350sccm의 유량, 바람직하게 300sccm의 유량으로 공급된다. 이러한 증착 소스에 수소 가스(H2)를 대략 100sccm 내지 150sccm, 바람직하게는 대략 120sccm의 유량으로 공급한다.
이와 같이 증착 소스를 공급하고, 탑 파워를 6500W 내지 7500W, 바람직하게는 7000W로 인가하고, 사이드 파워를 6500W 내지 7500W, 바람직하게 대략 7000W로 인가하여 증착 소스를 플라즈마 여기하고, 바텀 파워를 1900W 내지 2100W, 대략 2000W로 인가하여 플라즈마의 직진성을 유도한다. 이와 같이 발생된 플라즈마 소스에 의해서 HDP 시드층(180) 상에 실리콘 산화물의 제1 증착층(185)이 형성된다.
도 11을 참조하면, 제1 증착층(185)의 증착 과정에 인시튜로 제1 증착층(185)의 일부 두께를 식각하는 제1 건식식각 과정을 수행한다. 제1 건식식각 과정은 제1 증착층(185)의 일부 두께를 식각함으로써, 제1 증착층(423)의 오버행 부분(O, 도 10 참조)에 식각이 집중되는 현상을 이용하여 오버행을 완화시키도록 수행된다. HDP 증착 챔버 내에 삼불화질소 가스(NF3) 및 헬륨(He) 가스를 포함하는 식각 소스를 공급하고 식각 소스를 플라즈마로 여기하여 제1 건식식각을 수행한다.
삼불화질소 가스(NF3)는 100sccm 내지 200sccm의 유량, 바람직하게는 대략 120sccm의 유량으로 공급하고, 헬륨 가스(He)는 150sccm 내지 260sccm의 유량, 바람직하게는 대략 210sccm의 유량으로 측면 가스 분배부를 통해 공급된다. 또한, 플라즈마를 발생시키기 위한 소스 파워는 HDP 챔버의 탑 파워를 1500W 내지 2500W, 바람직하게는 2000W로 인가하고, 사이드 파워를 5000W 내지 6000W, 바람직하게는 5500W로 인가한다. 바텀 파워를 1000W 내지 1800W, 바람직하게는 1300W로 인가한다. 이러한 제1 건식식각 과정은 제1 증착층(185)을 85Å 내지 95Å, 바람직하게는 80Å 두께를 식각하도록 식각 타겟(etch target)을 설정한다. 이에 따라, 제1 증착층(185, 도 10 참조)은 오버행(도 10의 O)이 보다 완화되고 그 두께가 줄어든 제1 증착층(186)으로 전환된다.
이러한 제1 증착층(186)을 증착하고 그 두께를 일부 제거하는 제1 식각 과정을 다수 번 반복하여, 도 12에 도시한 바와 같이, 제3 트렌치(120)를 채우는 제3 소자절연층(190)을 형성한다. 이때, 제3 소자절연층(190)을 형성하는 과정은 제1 증착층의 증착 및 제1 식각 과정이 적어도 5번 정도 반복하여 형성된다. 이와 같이 제1 증착층을 형성하는 증착 - 식각 과정을 다수 번 반복함으로써, 제3트렌치(120)를 불량 없이 유효하게 채우는 갭 채움 특성을 개선할 수 있다. 여기서 제3 소자절연층(190)은 최상층을 균일한 표면으로 형성하게 제1 증착층의 증착 과정 및 제1 식각 과정을 다수 번 반복한 다음, 그 위에 HDP 캡핑층(미도시함)을 추가로 형성하여 형성할 수도 있다. 여기서 제3 소자절연층(190)은 총 6000Å의 높이를 가지게 형성된다.
이와 같은 과정에 의해 주변회로영역(B)의 제3 트렌치(120)를 채우는 제3 소자절연층(190)은 하부 구조로 제1 소자절연층(170), 제2 소자절연층(175), HDP 시드층(seed layer, 180)을 모두 포함하는 구조로 형성된다.
이후에, 도 13에 제시된 바와 같이, 제3 소자절연층(190), 제2 소자절연층(175) 및 제1 소자절연층(170)을 평탄화(planarization)하여 각각의 제1 트렌치(110), 제2 트렌치(115) 및 제3 트렌치(120)들을 각각 채우는 패턴들로 분리한다. 이러한 평탄화는 화학기계적연마(CMP: Chemical Mechanical Polishing)를 이용하여, 하부의 패드 마스크막(105)이나 또는 그 상부의 라이너 질화막(155) 부분의 표면이 노출되게 CMP 연마하는 과정으로 이루어질 수 있다.
이러한 평탄화 공정에 의해 셀 영역(A)에서 스토리지노드 컨택이 배치될 활성영역의 양 끝단에 인접한 활성영역들 사이의 갭인 제1 트렌치(110)는 제1 소자절연층으로 이루어진 제1 소자분리층(193)으로 구성되고, 제1 트렌치(110)보다 상대적으로 폭이 넓고 비트라인 컨택이 배치될 활성영역의 중심부에 인접하는 활성영역들 사이의 갭인 제2 트렌치(115)는 제1 소자절연층(170) 및 제2 소자절연층(175)로 이루어진 제2 소자분리층(195)으로 구성되며, 주변회로영역(B)은 제1 소자절연층(170), 제2 소자절연층(175), HDP 시드층(seed layer, 180) 및 제3 소자절연층(190)으로 이루어진 제3 소자분리층(200)으로 구성된다.
본 발명의 실시예에서는 디램 메모리 소자의 디자인 룰이 40㎚ 이하로 축소됨에 따라 셀 영역에서 가장 좁은 폭을 가지는 제1트렌치를 채우기 위해서 단차 도포성이 좋은 HARP 과정 및 흐름 특성이 좋은 HARP 과정을 번갈아 가며 진행하여 갭 채움을 이룬다. 이후에, 제1 트렌치보다 상대적으로 넓은 폭을 가지는 제2 트렌치의 나머지 부분은 HARP 과정을 진행하여 채우고, 제1 트렌치 및 제2 트렌치보다 넓은 폭을 가지는 주변회로영역의 제3 트렌치는 HDP 과정을 이용하여 갭 채움을 이룬다. 이에 따라 고온의 큐어링 공정이 요구되는 SOD 막을 도입하지 않아 PMOS 트랜지스터의 HEIP과 같이 전기적으로 문제가 되고 있는 주변 영역에서의 라이너 질화물층을 50Å 이하의 두께로 감소시켜 트랩되는 전하들의 양을 감소시킬 수 있다. 또한 SOD막에 의해 유발되는 실리콘 슬라이딩(Si sliding)에 의한 게이트 전극의 크랙 현상을 방지할 수 있어 반도체 소자 분리구조의 신뢰성을 향상시킬 수 있다.
110, 115, 120: 소자분리 트렌치 150: 측벽 산화막
155: 라이너 질화막 160: 제1 테오스
165: 제2 테오스 170: 제1 소자절연층
175: 제2 소자절연층 180: HDP 시드층
190: 제3 소자절연층 193: 제1 소자분리층
195: 제2 소자분리층 200: 제3 소자분리층

Claims (12)

  1. 반도체 기판의 셀(cell) 영역에 제1 트렌치 및 제2 트렌치를 형성하면서 주변회로영역에 제3 트렌치를 형성하는 단계;
    상기 제1, 제2 및 제3 트렌치 상에 테오스(TEOS) 소스를 공급하면서 오존 가스를 공급하여 제1 테오스층을 형성하는 단계;
    상기 제1 테오스층 상에 상기 제1 테오스층보다 막질이 단단한 제2 테오스층을 형성하는 단계;
    상기 제1 테오스층 및 제2 테오스층을 번갈아 증착하여 상기 제2 및 제3 트렌치의 일부를 메우면서 상기 제1 트렌치를 매립하는 제1 소자절연층을 형성하는 단계;
    상기 제1 테오스층보다 막질이 부드러워 흐름 특성이 높은 제3 테오스층으로 상기 제3 트렌치의 일부를 메우면서 상기 제2 트렌치를 매립하는 제2 소자절연층을 형성하는 단계; 및
    상기 제3 트렌치 상에 고밀도 플라즈마(HDP) 증착 소스를 공급하여 상기 제3 트렌치를 매립하는 제3 소자절연층을 형성하는 단계를 포함하는 메모리 소자의 소자분리 형성 방법.
  2. 제1항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치보다 폭이 상대적으로 넓게 형성하고 상기 제3 트렌치는 상기 제1 및 제2 트렌치보다 폭이 넓게 형성하는 메모리 소자의 소자분리 형성 방법.
  3. 제1항에 있어서,
    상기 제1 트렌치는 상기 셀 영역의 스토리지노드 컨택이 배치될 활성영역의 양 끝단에 인접한 활성영역들 사이의 갭이고, 상기 제2 트렌치는 상기 셀 영역의 비트라인 컨택이 배치될 활성영역의 중심부와 인접하는 활성영역들 사이의 갭인 메모리 소자의 소자분리 형성 방법.
  4. 제1항에 있어서,
    상기 제2 테오스층은 상기 제1 테오스층보다 상기 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 메모리 소자의 소자분리 형성 방법.
  5. 제1항에 있어서,
    상기 제1 소자절연층은 상기 제1 테오스층 및 제2 테오스층을 형성하는 단계를 1싸이클로 하여 5-8 싸이클로 진행하여 형성하는 메모리 소자의 소자분리 형성 방법.
  6. 제1항에 있어서,
    상기 제2 소자절연층은 상기 제1 및 제2 테오스층보다 상기 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 메모리 소자의 소자분리 형성 방법.
  7. 제1항에 있어서,
    상기 제1 내지 제3 테오스층을 형성하는 단계는 하나의 챔버에서 인시츄로 진행하는 메모리 소자의 소자분리 형성 방법.
  8. 제1항에 있어서,
    상기 고밀도 플라즈마 소스는 산소 가스(O2), 실란 가스(SiH4) 및 헬륨 가스(He)를 포함하는 메모리 소자의 소자분리 형성 방법.
  9. 제1항에 있어서, 상기 제3 소자절연층을 형성하는 단계는,
    상기 제3 트렌치 내에 실리콘 산화물의 제1 증착층을 증착하는 단계;
    상기 제1 증착층을 제1건식 식각하여 두께를 감소시키는 단계; 및
    상기 제1 증착층의 증착 및 상기 제1건식 식각 과정을 다수 번 반복하는 단계를 포함하여 고밀도플라즈마(HDP) 산화물로 이루어진 제3 소자절연층이 형성되게 수행되는 메모리 소자의 소자분리 형성 방법.
  10. 제9항에 있어서,
    상기 제1 증착층을 증착하는 단계는, 상기 제3트렌치 상에 산소 가스, 수소 가스, 실란(silane) 가스 및 헬륨 캐리어 가스를 포함하는 고밀도 플라즈마 증착 소스를 제공하고 플라즈마 여기시켜 상기 증착이 수행되게 하는 메모리 소자의 소자분리 형성 방법.
  11. 제9항에 있어서,
    상기 제1 증착층의 증착 및 상기 제1건식 식각 과정은 5번 이상 반복되는 메모리 소자의 소자분리 형성 방법.
  12. 제9항에 있어서,
    상기 제3 소자절연층을 형성하는 단계 이후에,
    상기 제3 소자절연층, 제2 소자절연층 및 제1 소자절연층을 평탄화(planarization)하여 각각의 제1 트렌치, 제2 트렌치 및 제3 트렌치들을 각각 채우는 패턴들로 분리하는 단계를 더 포함하는 메모리 소자의 소자분리 형성 방법.
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