KR101039865B1 - 반도체소자의 갭필 방법 - Google Patents

Abstract

본 발명은 고밀도플라즈마산화막을 이용하여 높은 종횡비를 갖는 갭을 갭필할 수 있는 반도체소자의 갭필 방법을 제공하기 위한 것으로, 본 발명은 패턴간 갭을 채우기 위해 비활성가스를 베이스로 하여 제1고밀도플라즈마산화막을 증착하는 단계, 수소를 베이스로 제2고밀도플라즈마산화막을 증착하는 단계, 삼불화질소를 이용하여 제2고밀도플라즈마산화막의 일부를 식각하여 갭의 입구를 넓혀주는 단계, 및 삼불화질소를 베이스로 제3고밀도플라즈마산화막을 증착하는 단계를 포함하며, 제2고밀도플라즈마산화막의 일부 식각과 제3고밀도플라즈마산화막의 증착은 삼불화질소를 베이스로 하여 인시튜로 진행[ISEA 공정]하여 갭필특성을 향상시킬 수 있다.

고밀도플라즈마산화막, 갭필, 패턴, 종횡비, 삼불화질소, 인시튜, ISEA

Description

반도체소자의 갭필 방법{METHOD FOR GAPFILL IN SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 갭필 방법의 문제점을 보여주는 단면도,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 갭필 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 23 : 제1고밀도플라즈마산화막

24 : 제2고밀도플라즈마산화막 25 : 제3고밀도플라즈마산화막

100 : 게이트패턴

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 갭필(Gapfill) 방법에 관한 것이다.

반도체 소자가 고집적화되면서 디자인 룰(design rule)이 점점 작아지고 있다. STI(Shallow Trench Isolation) 형성 및 게이트전극 상에 층간절연막을 증착하 는 경우에 있어서 점점 작아지는 CD(Critical Demension)로 인해 구조물의 종횡비(aspect ratio)가 점점 커지고 있다. 이러한 높은 종횡비를 갖는 구조물을 채우기 위한 다양한 갭필(gap-fill) 방법들과 물질들이 제안되고 있다. 특히, 디자인 룰이 0.1㎛ 이하로 작아지면서 갭필 방법의 중요성이 더욱 증대되고 있다.

일반적으로 갭필에 사용되는 물질은 BPSG(Boron Phosphorus Silicate Glass), O₃-TEOS USG(Tetra Ethyl Ortho Silicate Undoped Silicate Glass), 고밀도플라즈마산화막(HDP oxide) 등이 있다. 그러나, BPSG막은 800℃ 이상의 고온 리플로우(reflow) 공정이 필요하며 습식 식각시 식각량이 많아서 미세한 콘택홀을 갭필하기에는 부적합하다. 그리고, O₃-TEOS USG막은 BPSG막 보다 적은 열부담(thermal budget)을 가지지만 갭필 특성이 불량하여 고집적 반도체 소자에는 적용할 수 없다.

이러한 문제점을 해결하기 위해 도입된 것이 적은 열부담과 우수한 갭필 특성을 갖는 고밀도플라즈마산화막(HDP oxide)이다.

도 1은 종래 기술에 따른 층간절연막의 갭필방법의 문제점을 보여주는 단면도이다.

도 1을 참조하면, 실리콘기판(11) 상에 복수개의 게이트패턴(12)을 형성한 후, 게이트패턴(12) 사이의 갭을 채우도록 게이트패턴 상부에 고밀도프라즈마산화막(13)을 증착한다.

전술한 바와 같이, 종래 기술에서는 게이트패턴(12) 사이의 갭을 갭필하기 위해 고밀도플라즈마산화막(13)을 한 번에 증착하는데, 이때, 고밀도플라즈마산화막(13)은 SiH₄, O₂를 증착소스가스로 사용하면서 수소(H₂) 또는 삼불화질소(NF ₃)을 추가해주어 갭필특성을 향상시킨다.

그러나, 종래기술은 수소(H₂) 또는 삼불화질소(NF₃)을 추가한다고 하더라도 게이트패턴 사이의 갭의 종횡비가 증가하는 경우에는 갭필에 한계가 있다. 즉, 게이트패턴 사이의 갭을 충분히 갭필하지 못하면 갭필 불량으로 인해 보이드(Void)가 발생되고, 이 보이드는 후속 공정 중에 단락(short)의 요인으로 작용할 수 있기 때문에 보이드는 제거되어야 한다.

이와 같은 갭필 불량은 게이트패턴 사이의 갭필외에도 0.1㎛ 이하급의 고집적 반도체 제조 공정시 종횡비가 큰 갭(예를 들어, 트렌치, 비트라인 사이 및 금속배선 사이)을 고밀도플라즈마산화막으로 갭필할때에도 발생한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 고밀도플라즈마산화막을 이용하여 큰 종횡비를 갖는 갭을 갭필할 수 있는 반도체소자의 갭필 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 갭필 방법은 반도체 기 판 상부에 갭을 갖는 패턴을 형성하는 단계, 상기 패턴을 포함한 전면에 제1고밀도플라즈마산화막을 형성하는 단계, 상기 제1고밀도플라즈마산화막 상부에 상기 패턴의 측벽보다 상기 패턴간 갭의 바닥 및 상기 패턴의 상부에서 더 두껍게 형성되는 제2고밀도플라즈마산화막을 형성하는 단계, 상기 갭의 입구를 넓혀주기 위해 상기 제2고밀도플라즈마산화막을 일부 식각하는 단계, 및 상기 일부가 식각된 제2고밀도플라즈마산화막 상에 상기 패턴간 갭을 채울때까지 제3고밀도플라즈마산화막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1고밀도플라즈마산화막은 비활성가스 베이스로 증착하고, 상기 제2고밀도플라즈마산화막은 수소 베이스로 증착하며, 상기 제3고밀도플라즈마산화막은 삼불화질소 베이스로 증착하는 것을 특징으로 하고, 상기 제2고밀도플라즈마산화막의 일부 식각과 상기 제3고밀도플라즈마산화막의 증착은 삼불화질소를 베이스로 하여 인시튜로 진행하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 갭필 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 서로 갭을 갖는 복수개의 게이트패턴(22)을 형성한다. 여기서, 게이트패턴(100)은 잘 알려진 바와 같이, 게이트산화막(22a), 게이트전극(22b) 및 게이트하드마스크질화막(22c)의 순서로 적층된 패턴이며, 게이트전극(22b)으로는 폴리실리콘막, 폴리실리콘막과 텅스텐실리사이드막의 적층 구조, 폴리실리콘막과 텅스텐막의 적층구조일 수 있다.

다음으로, 게이트패턴(100)을 포함한 전면에 제1고밀도플라즈마산화막(23)을 증착한다. 이때, 제1고밀도플라즈마산화막(23)은 헬륨(He) 또는 아르곤(Ar)과 같은 비활성가스를 베이스로 하는 고밀도플라즈마 화학기상증착법으로 증착한다. 여기서, 제1고밀도플라즈마산화막(23) 증착시 증착소스로는 일예로 SiH₄와 O₂를 사용한다.

위와 같이, 제1고밀도플라즈마산화막(23)은 얇은 두께로 증착하며, 비활성가스를 베이스로 증착하므로 '비활성가스계 고밀도플라즈마산화막'이라고도 한다.

도 2b에 도시된 바와 같이, 제1고밀도플라즈마산화막(23) 상부에 제2고밀도플라즈마산화막(24)을 증착하는데, 이때에는 바텀과 탑부분에서 재증착의 영향이 제1고밀도플라즈마산화막(23) 증착시보다 영향이 더 우수한 수소(H₂)를 베이스로 하는 고밀도플라즈마 화학기상증착법으로 증착한다. 여기서, 제2고밀도플라즈마산화막(24) 증착시 증착소스로 SiH₄와 O₂를 사용하며, 제2고밀도플라즈마산화막(24)이 수소가스를 베이스로 증착하므로 '수소가스계(H₂-base) 고밀도플라즈마산화막'이라고도 한다.

위와 같이, 제2고밀도플라즈마산화막(24)은 재증착의 영향이 크므로 갭의 바텀과 게이트패턴의 탑부분에서 갭의 측벽에 비해 더 두껍게 증착한다. 따라서, 제2 고밀도플라즈마산화막(24) 증착후 갭의 입구가 'g1'으로 매우 좁아진다.

도 2c에 도시된 바와 같이, 삼불화질소(NF₃) 가스를 이용하여 인시튜로 제2고밀도플라즈마산화막(24)의 상부를 식각한다. 이러한 식각을 통해 입구를 'g2'의 폭으로 넓힌다.

삼불화질소(NF₃)는 식각특성을 갖는 가스로서 제2고밀도플라즈마산화막(24)의 재증착부분, 즉, 갭의 바텀, 게이트패턴의 상부에 증착된 부분을 선택적으로 식각한다.

도 2d에 도시된 바와 같이, 재증착부분이 일부 식각된 제2고밀도플라즈마산화막(24a) 상부에 제3고밀도플라즈마산화막(25)을 증착한다.

이때, 제3고밀도플라즈마산화막(25)은 삼불화질소(NF₃)를 베이스로 하는 고밀도플라즈마 화학기상증착법으로 증착한다. 여기서, 제3고밀도플라즈마산화막(25) 증착시 증착소스로 SiH₄와 O₂를 사용하며, 제3고밀도플라즈마산화막(25)이 삼불화질소가스를 베이스로 증착하므로 '삼불화질소계(NF₃-base) 고밀도플라즈마산화막'이라고도 한다.

위와 같이, 제3고밀도플라즈마산화막(25)을 식각기능이 있는 삼불화질소를 베이스로 이용하여 증착하면, 갭필능력이 더 우수하다. 즉, 스퍼터링에 의해 재증착된 부분은 삼불화질소가 식각하면서 증착하기 때문에 갭필에 있어서 유리하다.

상기한 공정을 ISEA(In-Situ Etch Assistance)공정이라고 한다.

더욱이, 제3고밀도플라즈마산화막(25) 증착전에 인시튜로 삼불화질소를 이용하여 제2고밀도플라즈마산화막의 재증착부분을 식각하기 때문에 제3고밀도플라즈마산화막(25)의 증착시 갭필이 양호하다. 즉, 보이드없이 갭필할 수 있다.

한편, 삼불화질소를 베이스로 하여 증착한 제3고밀도플라즈마산화막(25)은 증착 중에 삼불화질소(NF₃)가 포함되어 있으므로, 증착후 막내에 다량의 불소(F)가 잔류할 수 있다. 이러한 다량의 잔류 불소는 후속 공정에서 반도체 구조물, 예를 들어 게이트산화막을 열화시키는 원인으로 작용하므로 잔류 불소(F)의 농도를 최소화시켜야 한다. 따라서, 잔류 불소(F)의 농도를 최소화시키기 위해 후속 어닐링을 진행한다. 이때, 후속 어닐링 공정은, 확산로(Diffusion furnace)에서 900℃∼1050℃의 온도로 30분∼60분동안 어닐링한다. 이때, 어닐링 온도가 증가할수록 불소(F)의 농도가 감소한다.

상기한 실시예에서, 세 층의 고밀도플라즈마산화막(23, 24, 25)을 증착할 때, 하나의 증착장비에서 공정별로 챔버를 달리하여 진행한다. 예컨대, 하나의 증착장비가 3개의 공정챔버(process chamber)를 구비한다고 가정할 때, 제1고밀도플라즈마산화막(23)은 제1챔버에서 비활성가스를 베이스로 하여 증착하고, 제2고밀도플라즈마산화막(24)은 제2챔버에서 수소를 베이스로 하여 증착하며, 그리고 삼불화질소를 이용한 인시튜 식각 및 제3고밀도플라즈마산화막(25)은 제3챔버에서 진행한다.

그리고, 소자의 집적도에 따라 그 두께가 달라지지만, 제1고밀도플라즈마산 화막(23)은 300Å∼500Å 두께로 증착하고, 제2고밀도플라즈마산화막(24)은 1000Å∼2500Å 두께로 증착하며, 제3고밀도플라즈마산화막(25)은 2000Å∼4000Å 두께로 증착한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 패턴간 갭을 갭필하는 절연막으로서 비활성가스를 베이스로 하는 제1고밀도플라즈마산화막, 수소를 베이스로 하는 제2고밀도플라즈마산화막, 그리고 ISEA를 이용한 제3고밀도플라즈마산화막을 복합적으로 적용하므로써 갭필특성을 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 반도체 기판 상부에 갭을 갖는 패턴을 형성하는 단계;

   상기 패턴을 포함한 전면에 제1고밀도플라즈마산화막을 형성하는 단계;

   상기 제1고밀도플라즈마산화막 상부에 상기 패턴의 측벽보다 상기 패턴간 갭의 바닥 및 상기 패턴의 상부에서 더 두껍게 형성되는 제2고밀도플라즈마산화막을 형성하는 단계;

   상기 갭의 입구를 넓혀주기 위해 상기 제2고밀도플라즈마산화막을 일부 식각하는 단계; 및

   상기 일부가 식각된 제2고밀도플라즈마산화막 상에 상기 패턴간 갭을 채울때까지 제3고밀도플라즈마산화막을 형성하는 단계를 포함하고,

   상기 제1고밀도플라즈마산화막은 비활성가스 베이스로 증착하고, 상기 제2고밀도플라즈마산화막은 수소 베이스로 증착하며, 상기 제3고밀도플라즈마산화막은 삼불화질소 베이스로 증착하는

   반도체 소자의 갭필 방법.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 제3고밀도플라즈마산화막을 형성하는 단계 이후에,

   후속 어닐링을 진행하는 단계를 더 포함하는 반도체 소자의 갭필 방법.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 제2고밀도플라즈마산화막의 일부 식각은 삼불화질소를 베이스로 하여 인시튜로 진행하는 것을 특징으로 하는 반도체 소자의 갭필 방법.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 제1고밀도플라즈마산화막, 제2고밀도플라즈마산화막 및 상기 제3고밀도플라즈마산화막 형성시, 하나의 증착 장비에서 각각 챔버를 달리하여 진행하는 것을 특징으로 하는 반도체 소자의 갭필 방법.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 제1고밀도플라즈마산화막은 300Å∼500Å 두께로 증착하고, 상기 제2고밀도플라즈마산화막은 1000Å∼2500Å 두께로 증착하며, 상기 제3고밀도플라즈마산화막은 2000Å∼4000Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 갭필 방법.

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