TWI811781B - 半導體裝置的形成方法 - Google Patents

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Abstract

本文揭露了半導體裝置的形成方法。根據本揭露，半導體裝置的形成方法包括：蝕刻半導體基板以形成溝槽和半導體條，其中半導體條的側壁露出於溝槽；沉積含矽層延伸至溝槽內，其中含矽層在半導體條的側壁上延伸；以介電材料填充溝槽，其中介電材料位於含矽層的側壁上；氧化含矽層以形成第一襯層，其中第一襯層包括氧化的矽，以及其中第一襯層和介電材料形成隔離區的多個部分；以及凹蝕隔離區，其中半導體條的一部分突出高於隔離區的頂面，形成半導體鰭。

Description

半導體裝置的形成方法
本發明實施例是關於半導體裝置，特別是關於具有鰭式場效電晶體（Fin Field-Effect Transistors, FinFET）之半導體裝置的形成方法。
電晶體是積體電路中的基本構建元件。沿著積體電路的發展途徑，形成鰭式場效電晶體（FinFET）以取代平面式電晶體。鰭式場效電晶體（FinFET）的形成通過形成延伸到半導體基板中的隔離區，且凹蝕隔離區以形成半導體鰭。虛設閘極形成在半導體鰭上，然後接著形成源極/汲極區。接著去除虛設閘極堆疊以在閘極間隔物之間形成溝槽。然後在溝槽中形成替代閘極。
本發明實施例提供一種半導體裝置的形成方法，包括：蝕刻半導體基板以形成溝槽和半導體條，其中半導體條的側壁露出於溝槽；沉積含矽層延伸至溝槽內，其中含矽層在半導體條的側壁上延伸；以介電材料填充溝槽，其中介電材料位於含矽層的側壁上；氧化含矽層以形成第一襯層，其中第一襯層包括氧化的矽（oxidized silicon），以及其中第一襯層和介電材料形成隔離區的多個部分（parts of an isolation region）；以及凹蝕隔離區，其中半導體條的一部分突出高於隔離區的頂面，形成半導體鰭。
本發明實施例提供一種半導體裝置的形成方法，包括：蝕刻半導體基板以形成半導體條和溝槽，其中半導體條位於溝槽的一側並且具有平行於溝槽的第二縱向方向的第一縱向方向，其中半導體條包括矽和鍺，並且露出半導體條的側壁；沉積第一襯層延伸到溝槽中，並與半導體條的側壁接觸，其中第一襯層包括氧化矽；沉積第二襯層在第一襯層上，其中第二襯層包括矽，第二襯層從半導體基板的頂面延伸至溝槽的底部；沉積介電材料以填充溝槽，其中第二襯層的一部分位於介電材料下方；固化介電材料以形成氧化層；以及轉化第二襯層為第三襯層。
本發明實施例提供一種半導體裝置的形成方法，包括：在半導體基板的溝槽中，沉積含矽襯層；氧化含矽襯層成為第一氧化的矽（oxidized silicon）襯層，使第一氧化的矽（oxidized silicon）襯層的體積與含矽襯層的體積之比大於0且不大於2.25；在溝槽中沉積介電材料，其中第一氧化的矽（oxidized silicon）襯層包括在介電材料下方的第一部分，且介電材料和第一氧化的矽（oxidized silicon）襯層形成多個隔離區；凹蝕隔離區，其中在凹蝕的隔離區之間的一部分半導體基板形成突出半導體鰭；形成閘極介電質在隔離區上方延伸；以及形成閘極電極在閘極介電質上方。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，本揭露提供隔離區、基於隔離區的鰭式場效電晶體（FinFET）及其形成方法。根據一些實施例，繪示出形成隔離區和鰭式場效電晶體（FinFET）的各個階段。一些變化的實施例在討論範圍內。在各種視圖和示例性的實施例中，相同的元件符號用於表示相同的元件。根據本揭露的一些實施例，形成矽襯層，然後在退火製程中其被氧化成為氧化矽襯層。當矽襯層被氧化成氧化矽襯層時，體積增加。由於上述氧化，在最終的鰭式場效電晶體（FinFET）的通道中產生了有益的應變。因此，可以通過導入淺溝槽隔離（Shallow Trench Isolation, STI）氧化物襯層來實現SiGe通道的保護、額外的拉伸應變和電荷捕捉（charge trapping）的減少。
第1-4、5A、5B、6-15、16A和16B圖根據本揭露的一些實施例，繪示出在形成隔離區（或者稱為STI區）和鰭式場效電晶體（FinFET）的各個階段的透視圖和剖面圖。相對應的製程也示意性地反應在製程流程200中，如第17圖所示。
第1圖繪示出初始結構的透視圖。初始結構包括晶片10，其進一步包括基板20。基板20可以由矽、矽鍺、碳摻雜矽或其多層形成。根據本揭露的一些實施例，圖示的區域是p型裝置區域，其中將形成p型電晶體，例如p型鰭式場效電晶體（FinFET）。基板20可以包括基板（部分）20-1和基板20-1上方的磊晶半導體層20-2。基板20-1可以是主體基板（bulk substrate）或絕緣體上半導體（semiconductor-on-insulator）基板。根據一些實施例，矽基板20-1可以不含鍺，或者可以包括鍺百分比低於磊晶半導體層20-2中的鍺百分比的矽鍺（例如低於約10%）。磊晶半導體層20-2可以磊晶生長在基板20-1（其可以是矽基板）的頂部以形成基板20。如第17圖所示，在製程流程200中，製程202繪示相應的製程。根據本揭露的一些實施例，磊晶半導體層20-2由矽鍺（SiGe）或鍺（其中不含矽）形成。磊晶半導體層20-2中的鍺原子百分比高於基板部分20-1中的鍺原子百分比。根據本揭露的一些實施例，磊晶半導體層20-2中的原子百分比在約30%和100%之間的範圍內。磊晶半導體層20-2也可以由SiP、SiC、SiPC、SiGeB或III-V族化合物半導體，例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs或其類似物形成。
根據本揭露替代性的實施例，在同一晶片上提供n型裝置，其中將形成n型電晶體，例如n型鰭式場效電晶體（FinFET）。n型裝置區中的基板可以包括矽基板（例如與20-1相同），且可以不形成磊晶層20-2在矽基板上。
形成硬遮罩層22在半導體基板20上。如第17圖所示，在製程流程200中，製程204繪示相應的製程。根據一些實施例，硬遮罩層22包括硬遮罩（子）（sub）層22A和硬遮罩層22A上方的硬遮罩（子）（sub）層22B。硬遮罩層22A可以是由氧化矽形成的薄膜，且有時稱為墊氧化物層（pad oxide layer）。根據本揭露的一些實施例，形成墊氧化物層（pad oxide layer）22A通過沉積製程，可以包括化學氣相沉積（Chemical Vapor Deposition, CVD）、原子層沉積（Atomic Layer Deposition, ALD）等。根據替代性的實施例，形成墊氧化物層（pad oxide layer）22A通過熱氧化製程，其中半導體基板20的頂表面層被氧化。墊氧化物層（pad oxide layer）22A作為半導體基板20和硬遮罩層22B之間的黏合層。硬遮罩層22A也可以作為蝕刻硬遮罩層22B的蝕刻停止層。根據本揭露的一些實施例，舉例來說，硬遮罩層22B由氮化矽形成。上述形成方法可以包括低壓化學氣相沉積（Low-Pressure Chemical Vapor Deposition, LPCVD）、電漿化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）等。硬遮罩層22B在隨後的微影製程期間作為硬遮罩。
根據替代性的實施例，硬遮罩層22由與基板20接觸的均質材料（homogeneous material）形成。舉例來說，均質材料（homogeneous material）可以包括氮化矽或類似的材料例如SiCN、SiOC等。 根據另外替代性的實施例，硬遮罩層22包括矽層22C、矽層22C上方的墊氧化物層（pad oxide layer）22A和墊氧化物層（pad oxide layer）22A上方的硬遮罩層22B。矽層22C可以通過沉積形成，例如使用化學氣相沉積（CVD）、原子層沉積（ALD）等。矽層22C可以是結晶矽層。
參考第2圖，圖案化硬遮罩層22，舉例來說，通過使用圖案化的光阻（未示出）作為蝕刻遮罩進行蝕刻，以露出下面的半導體基板20。然後使用圖案化的硬遮罩層22作為蝕刻遮罩，蝕刻露出的半導體基板20，形成溝槽26。如第17圖所示，在製程流程200中，製程206繪示相應的製程。在相鄰溝槽26之間的半導體基板20的部分在下文中稱為半導體條30。溝槽26的一些部分可以具有彼此平行的條狀（當從晶片10的上視圖觀察時），且溝槽26彼此靠近地坐落。根據本揭露的一些實施例，溝槽26的深寬比（aspect ratio）（深度與寬度之比）大於約7，且可以大於約10。雖然繪示出一半導體條30，但是可以形成多個半導體條30彼此平行，其中溝槽26將多個半導體條30彼此分開。根據其中形成磊晶半導體層20-2的一些實施例，溝槽26的底部低於基板部分20-1和磊晶半導體層20-2之間的界面23。
參照第3A圖，根據本揭露的一些實施例，形成氧化物層32。如第17圖所示，在製程流程200中，製程208繪示相應的製程。遍及全文描述，氧化物層32或者稱作氧化矽襯層。根據一些實施例，形成氧化物層32通過順應沉積製程，例如原子層沉積（ALD）製程、化學氣相沉積（CVD）製程等。因此，氧化物層32具有水平部分和垂直部分，水平部分的厚度T1和垂直部分的厚度T1'彼此相等或大致相等。舉例來說，比值（T1'-T1）/T1的絕對值可以小於約0.2%或小於約0.1%。當使用原子層沉積（ALD）時，可以先脈衝（pulse）前驅物，例如二氯矽烷（DCS, SiH 2Cl 2）、矽烷（SiH 4）、乙矽烷（Si 2H 6）、六甲基乙矽烷（HMDS）等，再排淨（purge）前驅物，隨後脈衝（pulse）和排淨（purge）另一製程氣體，例如O 2、O 3等，以沉積氧化矽層的原子層。兩種類型的氣體交替脈衝（pulse）和排淨（purge），以增加氧化層的厚度到所需的值。氧化物層32的厚度足夠厚，而使之成為保護半導體條30免於氧化的有效屏障，使得後續沉積的矽層34的氧化更容易控制。另一方面，氧化物層32不能太厚。否則，隨後沉積的矽層34的氧化所產生的應變不能有效地施加到半導體條30上。根據一些實施例，氧化物層32的厚度T1和T1'在約5Å和約15Å之間的範圍內。原子層沉積（ALD）製程可以是熱原子層沉積（thermal ALD）製程，例如在約250℃至450℃之間的範圍內的溫度下執行。當使用化學氣相沉積（CVD）時，可以使用前驅物，例如矽烷、乙矽烷、HMDS、DCS、O 2、O 3等。根據本揭露的一些實施例，通過使用氧化矽層作為阻障，而非氮化矽層。氮化矽層具有高陷阱密度（density of trap, DIT）且易於陷捕電荷（trapping charge）而導致更高的漏電流，因此未被使用，而使用具有較低陷阱密度（density of traps, DIT）和較高能隙的氧化矽層。
進一步參考第3A圖，根據本揭露的一些實施例，沉積矽層34在氧化物層32上。遍及全文描述，矽層34可替代稱為矽襯層。如第17圖所示，在製程流程200中，製程210繪示相應的製程。上述沉積可以執行通過順應沉積製程，例如化學氣相沉積（CVD）製程或原子層沉積（ALD）製程。當使用原子層沉積（ALD）時，可以脈衝（pulse）和排淨（purge）前驅物，例如DCS、矽烷、乙矽烷、HMDS等，隨後脈衝（pulse）和排淨（purge）另一製程氣體，例如H 2。兩種類型的氣體交替脈衝（pulse）和排淨（purge），以增加矽層的厚度到所需的值。原子層沉積（ALD）製程可以是熱原子層沉積（thermal ALD）製程，例如在約350℃至500℃之間的範圍內的溫度下執行。當使用化學氣相沉積（CVD）時，可以使用前驅物，例如矽烷、乙矽烷、HMDS、DCS、H 2等。
矽層34可以不含或基本上不含其他元素，例如鍺、碳等。舉例來說，矽層34中矽的原子百分比可以高於約95%或高於約99%。可以形成矽層34為非晶矽層或多晶矽層，舉例來說，可以實現通過在沉積過程中調節溫度和成長速率。
矽層34具有水平部分和垂直部分，水平部分的厚度T2和垂直部分的厚度T2'彼此相等或大致相等。舉例來說，比值（T2'-T2）/T2的絕對值可以小於約0.2%或小於約0.1%。矽層34的厚度T2和T2'可以大於約0.5nm，以便在矽層34的後續氧化中可以產生足夠的應變。另一方面，厚度T2和T2'不能太高以避免導入過多的應變。根據一些實施例，矽層34的厚度可以在約0.5nm至約2nm之間的範圍內。可以理解的是，最佳厚度T2和T2'與相鄰半導體條30的間距有關，這將在隨後的段落中討論。遍及全文描述，氧化物層32和矽層34統稱為襯層33。
當採用第3A圖中的實施例，其中在沉積矽層34之前，沉積氧化物層32時，可以省略矽硬遮罩層22A或從磊晶半導體材料20-2分離出矽硬遮罩層22A。舉例來說，硬遮罩層22可以由同質材料形成，例如氮化矽，或者可以具有包括接觸磊晶半導體材料20-2的矽層22C（如第1圖）、矽層22C上方的墊氧化物層22A和位於墊氧化層22A上方的硬遮罩層22B的結構。如果墊氧化物層與磊晶半導體材料20-2的材料（例如SiGe）直接接觸，則墊氧化物層和磊晶半導體材料20-2之間的界面處可能存在嚴重氧化，尤其是在連接氧化矽層32的界面。
第3B圖根據替代性的實施例，繪示出襯層的沉積。在這些實施例中，並非在沉積矽層34之前沉積氧化物層32，直接沉積矽層34在硬遮罩層22、半導體基板20和半導體條30上。因此，矽層34實體接觸半導體條30的側壁和半導體基板20的露出頂面。
沉積矽層34可以使用原子層沉積（ALD）、化學氣相沉積（CVD）等，因此形成為順應層。因此，水平部分的水平厚度T2（圖3A）與垂直部分的厚度T2'彼此相等或大致相等，舉例來說，比值（T2'-T2）/T2的絕對值小於約0.2%或小於約0.1%。矽層34的厚度T2和T2'可以大於約0.5nm，且可以在約0.5nm和約2nm之間的範圍內，而可以通過矽層34的後續氧化來施加期望的應變。
接著沉積介電材料40以填充溝槽26的剩餘部分，而產生第4圖所示的結構。如第17圖所示，在製程流程200中，製程212繪示相應的製程。介電材料40的形成方法可以選自流動式化學氣相沉積（Flowable Chemical Vapor Deposition, FCVD）、旋轉塗佈、化學氣相沉積（CVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（High-Density Plasma Chemical Vapor Deposition, HDPCVD）、低壓化學氣相沉積（Low Pressure CVD, LPCVD）等。
根據使用流動式化學氣相沉積（FCVD）的一些實施例，使用含矽和氮的前驅物（例如三甲矽烷基胺（trisilylamine , TSA）、二甲矽烷基胺（disilylamine, DSA）等），因此介電材料40沉積為流動式。根據本揭露的替代性的實施例，是使用以徑基胺基矽烷（alkylamino silane）為基底的前驅物，來形成流動式介電層40。在此沉積的過程中，開啟電漿以活化上述氣態的前驅物，用以形成流動式氧化物。沉積介電材料40直到其頂表面高於硬遮罩層22的頂表面。
參考第5A圖，在沉積介電材料40之後，執行退火（固化）製程45，轉化流動式介電材料40成為固體介電材料，且氧化矽層34。如第17圖所示，在製程流程200中，製程214繪示相應的製程。固化的介電材料也稱為介電材料40。根據本揭露的一些實施例，在含氧環境中執行退火製程。退火溫度可以高於約200℃，舉例來說，在約550℃和約700℃之間的溫度範圍內。退火製程的持續時間可以在約1小時至約3小時之間的範圍內。在退火製程期間，導入含氧製程氣體至放置晶片10的製程室。含氧製程氣體可包括氧氣（O 2）、臭氧（O 3）或其組合。也可以使用也提供氧氣的水蒸汽（H 2O）。退火製程可以在烘箱中進行，壓力為一大氣壓。根據其他實施例，退火製程在真空室中進行，且導入含氧氣體。舉例來說，含氧製程氣體的流速可以在約100sccm至約1,000sccm之間的範圍內。歷經上述含氧製程氣體，介電材料40被固化和固態化。所得的介電材料40可為氧化物，例如氧化矽。
在選擇的溫度和時間（舉例來說，如之前所述）的情況下執行退火製程，矽層34被轉化且被氧化成為氧化矽層（襯層）38，如第5A圖所示。因此，氧化矽層38包括位於介電材料40正下方並與之實體接觸的水平部分，以及位於介電材料40的側壁上的側壁部分。根據形成氧化矽層32的一些實施例（如第5A圖所示）中，氧化矽層38位於氧化矽層32和介電材料40之間並與它們接觸。氧化矽層32和38在下文中統稱為氧化矽襯層41。根據未形成氧化矽層32的替代性的實施例（如第5C圖所示），氧化矽層38與半導體基板20和半導體條30接觸。
應該理解的是，取決於材料和成分（元素和其百分比），氧化矽層38可以或可以不區別於氧化矽層32和介電材料40。舉例來說，介電材料除了矽和氧之外，介電材料40可以包括或不包括其他元素，例如碳、氫、氮等。此外，氧化矽層32和氧化矽層38的密度可以低於、等於或高於介電材料40的密度。氧化矽層32和38與介電材料40之間的區別可以通過確定元素和這些層/材料中元素的相對應原子百分比，例如，通過使用X射線光電子能譜儀（X-ray photoelectron spectrometer, XPS）。
根據一些實施例，當矽層34較厚，但退火溫度不夠高，及/或退火持續時間不夠長以氧化全部矽層34時，矽層34的底部可以保持未被氧化。保持未被氧化的部分稱為部分34A，如第5B圖所示。根據第5B圖所示的一些實施例，由於矽層34的頂部比較低的部分更早接收氧，因此靠近晶片10的頂表面的頂部可能被氧化，而較低的部分沒有被氧化，使得未被氧化的部分34A具有如第5B圖所示的輪廓。未被氧化的矽部分34A可在相應半導體晶片的形成中通過隨後的熱預算（thermal budget）被氧化（此後全部未被氧化的矽部分34A被氧化成氧化矽層38），或可以遺留到最終結構中，舉例來說，在鰭式場效電晶體（FinFET）96中，如第15、16A和16B圖所示。
可以執行平坦化製程，例如化學機械拋光（Chemical Mechanical Polish, CMP）製程或機械研磨製程以平整介電材料40的頂表面。在平坦化製程中，硬遮罩22可以作為停止層。在平坦化製程之後剩餘的介電材料40和介電層32、38統稱為隔離區42，也稱為淺溝槽隔離（STI）區42。線43繪示出在平坦化製程之後對應的隔離區42的頂表面。
根據一些實施例，矽層34的氧化實現在平坦化製程之前，因此矽層34的氧化和介電材料40的完全固化在相同的退火製程中進行。根據替代性的實施例，介電材料40的固化在平坦化製程之前進行。在這種情況下，介電材料40可以部分固化到可以執行化學機械拋光（CMP）製程的程度。化學機械拋光（CMP）製程可以去除介電材料40的頂部，而更容易完全轉化剩餘的介電材料40，舉例來說，成為氧化矽，且更容易氧化矽層34成為氧化矽層38，而使用較少的熱預算（thermal budget）。根據這些實施例，在部分固化中，矽層34可以保持不被氧化，或者一些部分（舉例來說，如第5B圖所示的底部34A）可以部分被氧化。在化學機械拋光（CMP）製程之後進行的退火製程可以完全固化介電材料40，並完全氧化矽層34成為氧化矽層38。
根據由非流動式材料形成介電材料40的一些實施例，使用例如化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）等，在平坦化製程之前或之後，可以執行退火製程。
根據一些實施例，通過矽層34的沉積和氧化，改善相對應鰭式場效電晶體（FinFET）96的通道的應變。當矽被氧化形成氧化矽時，氧化矽的體積是矽的體積的2.25倍。因此，膨脹的體積導致在Y方向上指向半導體條30的擠壓（如第5A圖）。由於半導體條30的體積是固定的，當受到擠壓時，半導體條30會產生沿Y方向的拉伸應力。改善了所得之鰭式場效電晶體（FinFET）96（如第15圖）的性能。對矽晶圓進行的實驗結果表明，採用本發明實施例，拉伸應力可以提高0.3%。可以理解的是，為了產生應變，需要在沉積介電材料40之後進行氧化製程。否則，膨脹是朝向自由空間，而不會產生應變或產生非常小的應變。此外，所產生的應變與矽層34的厚度和相鄰半導體條30的間距P1（如第16B圖）有關，且矽層34越厚及/或間距P1越小，則產生的應變越大。舉例來說，當矽層32的厚度在約0.5nm至約1.5nm之間的範圍內時，間距P1小於約25nm或小於約20nm以能夠導致顯著的應變改善。
接著，如第6圖所示，在蝕刻製程中凹蝕隔離區42。如第17圖所示，在製程流程200中，製程216繪示相應的製程。高於剩餘隔離區42的頂表面的半導體帶30的部分稱為突出（半導體）鰭44。在本揭露的一些實施例中，隔離區42的頂表面高於磊晶層20-2（如果形成）和下層的基板部分20-1之間的界面23。執行凹蝕介電區可以使用乾蝕刻製程。舉例來說，可以使用HF 3和NH 3作為蝕刻氣體。根據本揭露的替代性的實施例，執行凹蝕介電區可以使用濕蝕刻製程。舉例來說，蝕刻化學物質可以包括稀釋的HF溶液。
在上述實施例中，可以通過任何合適的方法形成半導體鰭。舉例來說，可以使用一或多種微影製程圖案化半導體鰭，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合微影和自對準製程，而允許創造出具有例如比使用單個直接微影製程可獲得的間距更小的間距的圖案。舉例來說，在一實施例中，形成犧牲層在基板上方並使用微影製程對其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，接著可以使用剩餘的間隔物或心軸（mandrel）圖案化鰭。
參考第7圖，形成與突出鰭44交叉的虛設閘極堆疊46。如第17圖所示，在製程流程200中，製程218繪示相應的製程。 虛設閘極堆疊46可以包括虛設閘極介電質48和虛設閘極介電質48上方的虛設閘極電極50。虛設閘極介電質48可以由氧化矽或其他介電材料形成。虛設閘電極50可以形成使用例如多晶矽或非晶矽，也可以使用其他材料。每個虛設閘堆疊46還可以包括在虛設閘電極50上方的一個（或多個）硬遮罩層52。硬遮罩層52可以由氮化矽、氧化矽、氮碳化矽（silicon carbo-nitride）或其多層形成。虛設閘堆疊46可以交叉單個或多個突出鰭44及/或淺溝槽隔離（STI）區42。虛設閘堆疊46也具有垂直於突出鰭44長度方向的縱向。虛設閘堆疊46的形成包括沉積虛設閘極介電層，在虛設閘極介電層上方沉積閘極電極層，沉積硬遮罩層，並圖案化堆疊層以形成虛設閘極堆疊46。
接著，參考第8圖，在虛設閘極堆疊46的側壁上形成閘極間隔物54。如第17圖所示，在製程流程200中，製程220繪示相應的製程。閘極間隔物54的形成可以包括沉積毯覆介電層，並執行非等向性蝕刻製程以去除介電層的水平部分，留下位於虛設閘極堆疊46側壁上的閘極間隔物54。根據本揭露的一些實施例，閘極間隔物54由含氧介電材料（氧化物），例如SiO 2、SiOC、SiOCN等形成。根據本揭露的一些實施例，閘極間隔物54還可以包括非氧化物介電材料，例如氮化矽。
隨後，進行刻蝕製程（之後簡稱為凹蝕鰭），蝕刻未被虛設閘極堆疊46和閘極間隔物54覆蓋的突出鰭44的部分，得到第9圖所示的結構。如第17圖所示，在製程流程200中，製程222繪示相應的製程。凹蝕突出鰭44可以通過執行非等向性蝕刻製程，因此位於虛設閘極堆疊46和閘極間隔物54正下方部分的突出鰭44被保護，而不被蝕刻。根據一些實施例，凹蝕的半導體條30的頂表面可以低於淺溝槽隔離（STI）區42的頂表面42A。凹槽60因此形成在淺溝槽隔離（STI）區42之間。凹槽60位於虛設閘極堆疊46的相對側。
接下來，形成磊晶區（源極/汲極區）62，藉由在凹槽60中選擇性地成長半導體材料，得到第10圖中的結構。如第17圖所示，在製程流程200中，製程224繪示相應的製程。根據本揭露的一些實施例，磊晶區62包括矽鍺、矽或碳矽。取決於所形成的鰭式場效電晶體（FinFET）是p型鰭式場效電晶體（FinFET）還是n型鰭式場效電晶體（FinFET），可以在進行磊晶中原位（in-situ）摻雜p型或n型雜質。舉例來說，當形成的鰭式場效電晶體（FinFET）是p型鰭式場效電晶體（FinFET）時，可以成長矽鍺硼（SiGeB）、GeB等。反之，當形成的鰭式場效電晶體（FinFET）是n型鰭式場效電晶體（FinFET）時，可以成長矽磷（SiP）、矽碳磷（SiCP）等。根據本揭露的替代性的實施例，磊晶區62由III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合或其多層。在磊晶區62完全填充凹槽60之後，磊晶區62開始水平擴展，且可以形成切面（facet）。
在磊晶步驟之後，可以進一步以p型或n型雜質佈植磊晶區62，形成源極區和汲極區，也使用元件符號62表示。根據本揭露替代性的實施例，當磊晶區62在磊晶期間原位摻雜p型或n型雜質時，跳過上述佈植製程。
根據本揭露替代性的實施例，代替凹蝕突出鰭44和重新成長源極/汲極區62的是，形成包覆源極/汲極區。根據這些實施例，沒有凹蝕突出鰭44，如第9圖所示，且在突出鰭44上成長磊晶區（未示出）。磊晶區的成長材料可以類似於磊晶半導體的材料62，如第11圖所示，取決於形成的鰭式場效電晶體（FinFET）是p 型還是n型鰭式場效電晶體（FinFET）。因此，源極/汲極區62包括突出鰭44和磊晶區。可以（或可以不）執行佈植製程以佈植n型雜質或p型雜質。
第11圖繪示出在形成接觸蝕刻停止層（CESL）66和層間介電質（ILD）68之後的結構的透視圖。如第17圖所示，在製程流程200中，製程226繪示相應的製程。接觸蝕刻停止層（CESL）66可以由氮化矽、氮碳化矽（silicon carbo-nitride）等形成。舉例來說，形成接觸蝕刻停止層（CESL）66可以通過順應沉積製程例如原子層沉積（ALD）或化學氣相沉積（CVD）。層間介電質（ILD）68可以包括形成介電材料，使用例如流動式化學氣相沉積（FCVD）、旋轉塗佈、化學氣相沉積（CVD）或其他沉積方法。層間介電質（ILD）68也可以由含氧介電材料形成，其可以為基於氧化矽的材料，例如氧化矽、矽酸鹽玻璃（PhosphoSilicate Glass, PSG）、硼矽酸鹽玻璃（BoroSilicate Glass, BSG）、摻雜硼的磷矽酸鹽玻璃（Boron-doped PhosphoSilicate Glass, BPSG）等。執行平坦化製程，例如化學機械拋光（CMP）製程或機械研磨製程以使層間介電質（ILD）68、虛設閘極堆疊46和閘極間隔物54的頂表面相互齊平。在形成層間介電質（ILD）68時，可以採用退火製程。
接下來，在一或多個蝕刻製程中蝕刻包括硬遮罩層52、虛設閘極電極50和虛設閘極介電質48的虛設閘極堆疊46，導致在閘極間隔物54的對側部分之間形成溝槽70，如第12圖所示。執行蝕刻製程可以使用例如乾蝕刻製程。基於要蝕刻的材料選擇蝕刻氣體。舉例來說，當硬遮罩36包括氮化矽時，蝕刻氣體可以包括含氟製程氣體，例如CF 4/O 2/N 2、NF 3/O 2、SF 6等。蝕刻虛設閘極電極50可以使用C 2F 6、CF 4、SO 2、HBr、Cl 2和O 2的混合物或HBr、Cl 2、O 2和CF 2等的混合物。蝕刻虛設閘極介電質48可以使用NF3和NH3的混合物或HF和NH3的混合物。如果在虛設閘極堆疊46的側壁上形成矽層22C（如第1圖），則矽層也被去除。
接下來，參考第13圖，形成（替代）閘極堆疊72，其包括閘極介電質74和閘極電極76。如第17圖所示，在製程流程 200中，製程228繪示相應的製程。形成閘極堆疊72的包括形成/沉積多個層，然後進行平坦化製程，例如化學機械拋光（CMP）製程或機械研磨製程。閘極介電質74延伸到溝槽70中（如第13圖）。根據本揭露的一些實施例，閘極介電質74包括界面層（Interfacial Layers, IL）78（如第16A和16B圖）作為它們的下部。界面層（IL）78形成在突出鰭44露出的表面上。界面層（IL）78可以包括氧化物層，例如氧化矽層，其通過熱氧化突出鰭44、化學氧化製程、或沉積製程形成。閘極介電質74還可以包括界面層（IL）78上方的高介電常數（high-k）介電層80（如第16A和16B圖）。高介電常數（high-k）介電層80可以包括高介電常數（high-k）介電材料，例如HfO 2、ZrO 2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al 2O 3、HfAlOx、HfAlN、ZrAlOx、La 2O 3、TiO 2、Yb 2O 3、氮化矽等。高介電常數（high-k）介電材料的介電常數（k值）高於3.9，且可以高於約7.0。形成高介電常數（high-k）介電層80為順應層，並在突出鰭44的側壁和閘極間隔物54的側壁上延伸。根據本揭露的一些實施例，形成高介電常數（high-k）介電層80使用原子層沉積（ALD）或化學氣相沉積（CVD）。
如第13圖所示，形成閘極電極76在閘極介電質74的頂部，並填充去除虛設閘極堆疊後留下的溝槽的剩餘部分。閘極電極76中的子層（sub-layer）沒有單獨示出於第14圖，而實際上，由於它們的組成不同，可區分彼此子層（sub-layer）。執行至少較低子層（sub-layer）的沉積可以使用順應沉積方法，例如原子層沉積（ALD）或化學氣相沉積（CVD），使得閘極電極76中子層垂直部分的厚度和水平部分的厚度大致上相等。
閘極電極76中的子層可以包括，但不限於氮化矽鈦（TSN）層、氮化鉭（TaN）層、氮化鈦（TiN）層、含鈦和鋁層（例如TiAl或TiAlC）、額外的TiN及/或TaN層以及填充金屬。其中一些層定義出相對應鰭式場效電晶體（FinFET）的功函數。此外，p型鰭式場效電晶體（FinFET）的金屬層和n型鰭式場效電晶體（FinFET）的金屬層可以彼此不同，使得金屬層的功函數各自適合p型或n型的鰭式場效電晶體（FinFET）。填充金屬可以包括鋁、銅、鈷等。
接著，如第14圖所示，形成硬遮罩82。如第17圖所示，在製程流程200中，製程230繪示相應的製程。根據本揭露的一些實施例，硬遮罩82的形成包括凹蝕穿過替代閘極堆疊72以形成凹槽，填充介電材料進入凹槽，並執行平坦化製程以去除介電材料的多餘部分。介電材料的剩餘部分為硬遮罩82。根據本揭露的一些實施例，硬遮罩82由氮化矽、氧氮化矽（silicon oxynitride）、氧碳化矽（silicon oxy-carbide）、氧氮碳化矽（silicon oxy-carbo-nitride）等形成。
第15圖繪示出形成接觸插塞86的後續步驟，其包括形成接觸開口通過蝕刻到層間介電質（ILD）68和接觸蝕刻停止層（CESL）66中以露出源極/汲極區62。然後在接觸開口中形成矽化物區84和源極/汲極接觸插塞86。如第17圖所示，在製程流程200中，製程232繪示相應的製程。氧化矽層32和38的頂部邊緣可以與矽化物區84接觸或與源極/汲極接觸插塞86接觸，取決於矽化物區84的延伸。或者，氧化矽層32和38的頂部邊緣可以與源極/汲極區62接觸。
在隨後的製程中，如第16A和16B圖所示，形成蝕刻停止層88，隨後形成層間介電質（ILD）90。第16A圖繪示出包含第15圖中從線AA的同一平面獲得的截面圖。根據本揭露的一些實施例，蝕刻停止層88由SiN、SiCN、SiC、SiOCN或另一種介電材料形成。形成方法可以包括PECVD、ALD、CVD等。層間介電質（ILD）90的材料可以選自用於形成層間介電質（ILD）68的相同候選材料（和方法），且層間介電質（ILD）68和90可以由相同或不同的介電材料形成。根據本揭露的一些實施例，層間介電質（ILD）90使用PECVD、FCVD、ALD、旋轉塗佈等形成，且可以包括氧化矽（SiO 2）。
蝕刻層間介電質（ILD）90和蝕刻停止層88以形成開口。執行蝕刻可以使用例如反應離子蝕刻（Reactive Ion Etch, RIE）。形成閘極接觸插塞92和源極/汲極接觸插塞94在開口中以分別電性連接到閘極電極76和源極/汲極接觸插塞86。因此形成鰭式場效電晶體（FinFET）96。
第16B圖繪示出從另一平面獲得的鰭式場效電晶體（FinFET）96的剖面圖，該平面與包含第16A圖中的線B-B的平面相同。第16B圖繪示出氧化矽層32和38與其他相關的部件。根據替代性的實施例，如第5B圖所示，矽層34的底部可以存在於氧化矽層32和38之間。
本揭露的實施例具有一些有利特徵。在隔離區的形成中，通過沉積矽襯層，然後接著氧化矽襯層成為氧化矽襯層，可以提高有益應變，以提高所形成的電晶體的性能。
根據本揭露的一些實施例，一種半導體裝置的形成方法，包括：蝕刻半導體基板以形成溝槽和半導體條，其中半導體條的側壁露出於溝槽；沉積含矽層延伸至溝槽內，其中含矽層在半導體條的側壁上延伸；以介電材料填充溝槽，其中介電材料位於含矽層的側壁上；氧化含矽層以形成第一襯層，其中第一襯層包括氧化的矽（oxidized silicon），以及其中第一襯層和介電材料形成隔離區的多個部分（parts of an isolation region）；以及凹蝕隔離區，其中半導體條的一部分突出高於隔離區的頂面，形成半導體鰭。在一實施例中，半導體裝置的形成方法，更包括：在沉積含矽層之前，沉積氧化矽層，與半導體條的側壁接觸。在一實施例中，氧化矽層與含矽層接觸。在一實施例中，在沉積介電材料之後，氧化含矽層。在一實施例中，介電材料沉積為流動式材料，且藉由氧化含矽層的步驟固化流動式材料。在一實施例中，含矽層被完全氧化成為氧化矽。在一實施例中，含矽層的厚度大於約0.5nm。在一實施例中，使用原子層沉積沉積含矽層。
根據本揭露的一些實施例，一種半導體裝置的形成方法，包括：蝕刻半導體基板以形成半導體條和溝槽，其中半導體條位於溝槽的一側並且具有平行於溝槽的第二縱向方向的第一縱向方向，其中半導體條包括矽和鍺，並且露出半導體條的側壁；沉積第一襯層延伸到溝槽中，並與半導體條的側壁接觸，其中第一襯層包括氧化矽；沉積第二襯層在第一襯層上，其中第二襯層包括矽，第二襯層從半導體基板的頂面延伸至溝槽的底部；沉積介電材料以填充溝槽，其中第二襯層的一部分位於介電材料下方；固化介電材料以形成氧化層；以及轉化第二襯層為第三襯層。在一實施例中，第一襯層的厚度在約5Å至約15Å之間的範圍。在一實施例中，第二襯層具有大於約0.5nm的厚度。在一實施例中，第二襯層包括非晶矽或多晶矽。在一實施例中，固化介電材料和轉換第二襯層是通過執行相同的退火製程。在一實施例中，半導體裝置的形成方法，更包括：凹蝕第一襯層、第二襯層和氧化層；以及形成閘極堆疊，在凹蝕的第一襯層、第二襯層和氧化物層上方延伸。在一實施例中，第二襯層被完全轉化成為氧化矽。
根據本揭露的一些實施例，一種半導體裝置的形成方法，包括：在半導體基板的溝槽中，沉積含矽襯層；氧化含矽襯層成為第一氧化的矽（oxidized silicon）襯層，使第一氧化的矽（oxidized silicon）襯層的體積與含矽襯層的體積之比大於0且不大於2.25；在溝槽中沉積介電材料，其中第一氧化的矽（oxidized silicon）襯層包括在介電材料下方的第一部分，且介電材料和第一氧化的矽（oxidized silicon）襯層形成多個隔離區；凹蝕隔離區，其中在凹蝕的隔離區之間的一部分半導體基板形成突出半導體鰭；形成閘極介電質在隔離區上方延伸；以及形成閘極電極在閘極介電質上方。在一實施例中，含矽襯層包括結晶矽。在一實施例中，半導體裝置的形成方法，更包括：在沉積含矽襯層之前，沉積氧化矽層延伸到溝槽中，其中含矽襯層包括非晶矽。在一實施例中，氧化含矽襯層是使用選自由氧氣（O2）、水蒸汽及其組合所組成之群組的製程氣體。在一實施例中，在沉積介電材料之後，氧化該含矽襯層。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:晶片 20:基板 20-1:基板部分、基板 20-2:磊晶半導體層 22:硬遮罩層 22A:硬遮罩子層、硬遮罩層、墊氧化物層 22B:硬遮罩子層、硬遮罩層 22C:矽層 23:界面 26:溝槽 30:半導體條 32:氧化物層、氧化矽襯層 33:襯層 34:矽層、矽襯層 34A:部分、未氧化的部分、未氧化的矽部分 38:氧化矽層 40:介電材料 41:氧化矽襯層 42:隔離區、淺溝槽隔離區 42A:頂表面 43:線 44:突出鰭、半導體鰭 45:退火製程、固化製程 46:虛設閘極堆疊 48:閘極介電質 50:虛設閘極電極 52:硬遮罩層 54:閘極間隔物 60:凹槽 62:磊晶區、源極/汲極區 66:接觸蝕刻停止層 68:層間介電質 70:溝槽 72:閘極堆疊 74:閘極介電質 76:閘極電極 78:界面層 80:高介電常數介電層 82:硬遮罩 84:矽化物區 86:源極/汲極接觸插塞 88:蝕刻停止層 90:層間介電質 92:閘極接觸插塞 94:源極/汲極接觸插塞 96:鰭式場效電晶體 200:流程 202, 204, 206, 208, 210, 212, 214, 216, 218, 220, 222, 224, 226, 228, 230, 232:製程 P1:間距 T1, T1, 'T2, T2':厚度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。 第1-3A, 3B, 4, 5A, 5B, 5C, 6-15, 16A 和 16B圖根據本揭露的一些實施例，繪示出形成隔離區和鰭式場效電晶體（FinFET）中的各個階段的剖面圖和透視圖。 第17圖根據本揭露的一些實施例，繪示出形成鰭式場效電晶體（FinFET）的製程流程圖。
10:晶片
20:基板
20-1:基板部分、基板
20-2:磊晶半導體層
30:半導體條
32:氧化物層、氧化矽襯層
38:氧化矽層
41:氧化矽襯層
44:突出鰭、半導體鰭
54:閘極間隔物
62:磊晶區、源極/汲極區
66:接觸蝕刻停止層
68:層間介電質
72:閘極堆疊
74:閘極介電質
76:閘極電極
78:界面層
80:高介電常數介電層
82:硬遮罩
88:蝕刻停止層
90:層間介電質
92:閘極接觸插塞
96:鰭式場效電晶體
P1:間距

Claims (15)

  1. 一種半導體裝置的形成方法，包括：蝕刻一半導體基板以形成一溝槽和一半導體條，其中該半導體條的一側壁露出於該溝槽；沉積一含矽層延伸至該溝槽內，其中該含矽層在該半導體條的該側壁上延伸；以一介電材料填充該溝槽，其中該介電材料位於該含矽層的一側壁上；進行一平坦化製程，使該介電材料的一第一頂面齊平；在該平坦化製程之後，氧化該含矽層以形成一第一襯層，其中該第一襯層包括氧化的矽(oxidized silicon)，以及其中該第一襯層和該介電材料形成一隔離區的多個部分(parts of an isolation region)；以及凹蝕該隔離區，其中該半導體條的一部分突出高於該隔離區的一第二頂面，形成一半導體鰭，其中該含矽層包括結晶矽。
  2. 如請求項1之半導體裝置的形成方法，更包括：在沉積該含矽層之前，沉積一氧化矽層，與該半導體條的該側壁接觸。
  3. 如請求項1之半導體裝置的形成方法，其中該氧化矽層與該含矽層接觸。
  4. 如請求項1之半導體裝置的形成方法，其中在沉積該介電材料之後，氧化該含矽層。
  5. 如請求項1之半導體裝置的形成方法，其中該介電材料沉積為流動式材料，且藉由氧化該含矽層的步驟固化該流動式材料。
  6. 如請求項1-5中任一項之半導體裝置的形成方法，其中該含矽層 被完全氧化成為氧化矽。
  7. 一種半導體裝置的形成方法，包括：蝕刻一半導體基板以形成一半導體條和一溝槽，其中該半導體條位於該溝槽的一側並且具有平行於該溝槽的一第二縱向方向的一第一縱向方向，其中該半導體條包括一上部及一下部，該上部包括矽鍺，該下部包括矽，並具有比該上部更低的鍺原子百分比；沉積一第一襯層延伸到該溝槽中，並與該半導體條的該上部及該下部的該側壁接觸，其中該第一襯層包括氧化矽；沉積一第二襯層在該第一襯層上，其中該第二襯層包括矽，該第二襯層從該半導體基板的一頂面延伸至該溝槽的一底部；沉積一介電材料以填充該溝槽，其中該第二襯層的一部分位於該介電材料下方；固化該介電材料以形成一氧化層；以及轉化該第二襯層為一第三襯層。
  8. 如請求項7之半導體裝置的形成方法，其中該第二襯層包括非晶矽或多晶矽。
  9. 如請求項7之半導體裝置的形成方法，其中固化該介電材料和轉換該第二襯層是通過執行相同的退火製程。
  10. 如請求項7之半導體裝置的形成方法，更包括：凹蝕該第一襯層、該第二襯層和該氧化層；以及形成一閘極堆疊，在凹蝕的該第一襯層、該第二襯層和該氧化物層上方延伸。
  11. 一種半導體裝置的形成方法，包括： 在一半導體基板的一溝槽中，沉積一含矽襯層；氧化該含矽襯層成為一第一氧化的矽(oxidized silicon)襯層，使該第一氧化的矽(oxidized silicon)襯層的體積與該含矽襯層的體積之比大於0且不大於2.25；在該溝槽中沉積一介電材料，其中該第一氧化的矽(oxidized silicon)襯層包括在該介電材料下方的一第一部分，且該介電材料和該第一氧化的矽(oxidized silicon)襯層形成多個隔離區；凹蝕該些隔離區，其中在凹蝕的該些隔離區之間的一部分該半導體基板形成一突出半導體鰭；形成一閘極介電質在該隔離區上方延伸；以及形成一閘極電極在該閘極介電質上方。
  12. 如請求項11之半導體裝置的形成方法，其中該含矽襯層包括結晶矽。
  13. 如請求項11之半導體裝置的形成方法，更包括：在沉積該含矽襯層之前，沉積一氧化矽層延伸到該溝槽中，其中該含矽襯層包括非晶矽。
  14. 如請求項11之半導體裝置的形成方法，其中氧化該含矽襯層是使用選自由氧氣(O2)、水蒸汽及其組合所組成之群組的製程氣體。
  15. 如請求項11之半導體裝置的形成方法，其中在沉積該介電材料之後，氧化該含矽襯層。
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