KR20080010664A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래 기술에 따른 리세스 게이트의 리세스 영역은 채널 면적을 확장시키는데 한계가 있고, 그에 따른 채널 이온 주입 불순물의 농도 증가로 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 리세스 영역을 형성하되, 듀얼 트렌치를 포함하며 듀얼 트렌치의 사이에 형성되는 기둥의 양 측벽 면적만큼 채널 영역이 더 확보될 수 있는 리세스 영역을 형성함으로써, 게이트 채널 이온 주입 불순물 량을 감소시킬 수 있으며, 후속 공정에서 형성되는 소스/드레인 불순물 접합 영역에서 발생하는 누설 전류 문제도 해결 할 수 있도록 하는 발명에 관한 것이다.
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 반도체 기판 120 : 활성영역
130 : 소자분리막 140 : 하드마스크 패턴
150 : 리세스 게이트 마스크 패턴
160 : 듀얼 트렌치 165 : 확장 듀얼 트렌치
170 : 기둥 180 : 리세스 영역
190 : 게이트
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래 기술에 따른 리세스 게이트의 리세스 영역은 채널 면적을 확장시키는데 한계가 있고, 그에 따른 채널 이온 주입 불순물의 농도 증가로 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 리세스 영역을 형성하되, 듀얼 트렌치를 포함하며 듀얼 트렌치의 사이 에 형성되는 기둥의 양 측벽 면적만큼 채널 영역이 더 확보될 수 있는 리세스 영역을 형성함으로써, 게이트 채널 이온 주입 불순물 량을 감소시킬 수 있으며, 후속 공정에서 형성되는 소스/드레인 불순물 접합 영역에서 발생하는 누설 전류 문제도 해결 할 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 크기가 점점 감소하고, 이들을 형성하는 공정마진도 점점 감소하게 되었다.
또한, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제 및 숏채널효과(Short Channel Effect)와 같은 문제가 발생하였다.
이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 여기서, 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 면적을 증가시킬 수 있는 기술이다.
그러나 반도체 소자의 크기가 점점 더 작아지면서 리세스 게이트 영역을 이용하여 채널 길이를 증가시키는 데 한계가 발생하였다.
이와 같은 문제를 해결하기 위하여, 채널 이온 주입 불순물 농도를 증가시키는 방법이 추가로 사용되고 있으나, 채널 이온 주입 불순물 농도를 계속 증가시킬 경우 반도체 소자의 리텐션 시간(Retention Time)이 감소되고 후속의 소스/드레인 불순물 접합 영역과 간섭 현상이 심해져 소스/드레인 불순물 접합 영역에서 누설 전류가 발생하게 되었다.
이상에서 설명한 바와 같이, 반도체 소자가 고집적화되면서 반도체 소자의 전기적 특성이 저하되고, 이에 따라 반도체 소자를 형성하는 공정 마진도 극도로 제한되는 문제를 해결하기 위하여 게이트의 하부에 리세스 영역을 형성하여 채널 영역을 증가시키는 방법이 사용되었다. 그러나 리세스 영역을 무한정 확장하는데는 하계가 있고, 이를 보상하기 위하여 채널 이온 주입 불순물 농도 및 소스/드레인 접합영역의 불순물 농도를 증가시킬 경우 반도체 소자의 전기적 특성이 열화되는 문제가 있다.
상기 문제점을 해결하기 위하여, 본 발명은 리세스 영역을 형성하되, 듀얼 트렌치를 포함하며 듀얼 트렌치의 사이에 형성되는 기둥의 양 측벽 면적만큼 채널 영역이 더 확보될 수 있는 리세스 영역을 형성함으로써, 게이트 채널 이온 주입 불순물 량을 조절 할 수 있고, 후속 공정에서 형성되는 소스/드레인 불순물 접합 영역에서 발생하는 누설 전류 문제도 해결 할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
게이트 예정 영역의 중심부를 소정 영역 차단하는 하드마스크 패턴을 형성하는 단계와,
상기 반도체 기판 상에 리세스 게이트 마스크 패턴을 형성하는 단계와,
상기 리세스 게이트 마스크 패턴을 이용한 제 1 식각 공정으로 소정 깊이의 듀얼(Dual) 트렌치를 형성하는 단계와,
상기 하드마스크 패턴을 제거한 후 상기 리세스 게이트 마스크 패턴을 이용한 제 2 식각 공정으로 상기 듀얼 트렌치의 깊이를 확장하고 상기 듀얼 트렌치 사이의 영역에 소정 높이의 기둥이 형성되도록 하는 단계와,
상기 리세스 게이트 마스크 패턴을 제거하는 단계와,
상기 확장된 듀얼 트렌치 및 기둥을 포함하는 영역을 'W'자 형태의 리세스 영역으로 확보하고, 반도체 기판 상에 채널 이온 주입 공정을 수행하는 단계 및
상기 리세스 영역의 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 하드마스크 패턴은 산화막, 질화막 및 이들의 혼합된 막 중에서 선택된 어느 하나를 이용하여 형성하고, 상기 반도체 기판은 실리콘 반도체 기판을 사용하고, 상기 제 1 및 제 2 식각 공정은 실리콘 시각 공정을 수행하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다.
이때, 소자분리막(130)은 반도체 기판(100) 상부에 활성영역(120)의 정의하는 패드 산화막(미도시) 및 패드 질화막 패턴을 형성하고, 패드 산화막 및 패드 질화막 패턴을 마스크로 반도체 기판(100)을 식각하여 소자분리막 형성용 트렌치를 형성하는 STI(Shallow Trench Isolation) 공정을 수행한다.
다음에는, 반도체 기판(100) 전면에 HDP(High Density Plasma) 산화막을 형성하여 소자분리막 형성용 트렌치를 매립하고, CMP(Chemical Mechanical Polishing) 공정을 수행하여 소자분리막(130)을 분리시키고, 패드 산화막 및 패드 질화막 패턴을 제거한다.
그 다음에는, 게이트 예정 영역의 선폭에 대한 중심부를 소정 영역 차단하는 하드마스크 패턴(140)을 형성한다.
이때, 하드마스크 패턴(140)은 후속의 리세스 영역 형성 공정에서 실리콘과 식각 선택비를 갖고 제거되지 않는 물질인 산화막, 질화막 및 이들의 혼합된 막 중에서 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 반도체 기판(100) 상에 리세스 게이트 마스크 패턴(150)을 형성한다.
이때, 리세스 게이트 마스크 패턴(150)은 반도체 기판(100) 전면에 하드마스크층 또는 감광막을 형성한 후, 게이트 예정 영역과 중첩된 소정 영역을 노출시키도록 하는 마스크를 이용한 노광 및 식각 공정을 수행하여 하드마스크 패턴 또는 감광막 패턴으로 형성하는 것이 바람직하다.
도 1c를 참조하면, 리세스 게이트 마스크 패턴(150)을 이용하여 반도체 기 판(100)을 식각 하는 제 1 식각 공정으로 소정 깊이를 갖는 듀얼(Dual) 트렌치(160)를 형성한다.
이때, 제 1 식각 공정은 실리콘 반도체 기판(100)을 식각하는 공정이므로 활성영역(120) 부분에만 듀얼 트렌치(160)가 형성되며, 하드마스크 패턴(140)은 제거되지 않는다.
도 1d를 참조하면, 하드마스크 패턴(140)을 제거한 후 리세스 게이트 마스크 패턴(150)을 이용한 제 2 식각 공정을 수행하여 수직 방향으로 확장된 듀얼 트렌치(165) 및 확장된 듀얼 트렌치(165)의 중심부에 형성되는 소정 높이의 기둥(170)을 형성한다.
이때, 제 2 식각 공정은 실리콘 식각 공정이며, 확장된 듀얼 트렌치(165)의 깊이는 종래 기술에서 형성하는 리세스 영역의 깊이와 동일한 깊이가 될 때까지 제 2 식각 공정을 수행하는 것이 바람직하다.
또한, 도 1c의 공정에서와 같이 소정 깊이 식각된 상태에서 리세스 영역을 확장시키는 것이므로 종래의 리세스 영역 보다 더 깊게 형성하더라도 반도체 소자의 형성 공정 마진을 충분하게 확보하면서 안정적으로 확장된 듀얼 트렌치(165)를 형성할 수 있다.
도 1e를 참조하면, 리세스 게이트 마스크 패턴(150)을 제거하고, 확장된 듀얼 트렌치(165) 및 기둥(170)을 포함하는 영역을 'W'자 형태의 리세스 영역(180)으로 확보한다.
다음에는, 반도체 기판(100) 전면에 채널 이온 주입 공정을 수행한다. 이때, 리세스 영역(180)은 리세스 영역(180) 중심부에 형성된 기둥(170)의 양 측벽 면적만큼 확장된 채널 영역을 더 확보할 수 있으므로, 확장된 채널 영역에 의하여 개선되는 리텐션 시간(Retention Time)만큼 채널 이온 주입하는 불순물 이온의 농도를 감소시킬 수 있다.
도 1f를 참조하면, 리세스 영역(180)의 상부에 게이트(190)를 형성한다. 이때, 게이트(190) 형성 공정은 반도체 기판(100) 전체 표면에 게이트 산화막(미도시)을 형성한 후 반도체 기판 전면에 게이트 폴리실리콘층(미도시)을 형성하는 공정과, 게이트 폴리실리콘층을 평탄화 하고 게이트 폴리실리콘층 상부에 게이트 금속층 및 게이트 하드마스크층을 형성한 후 게이트 마스크를 이용한 식각 공정으로 게이트 하드마스크층, 게이트 금속층, 게이트 폴리실리콘층 및 게이트 산화막을 식각하는 공정을 이용하여 형성한다. 이와 같이 형성된 게이트(190)는 리세스 영역(180)을 포함하고 있으므로 리세스 게이트(190)라고 한다.
다음에는, 게이트 사이의 반도체 기판 표면 부분에 소스/드레인 불순물 접합 영역을 형성한다.
이때, 채널 이온 주입된 불순물의 양이 적게 형성되어 있으므로 채널 이온 주입 영역과 소스/드레인 불순물 접합 영역 사이에서 간섭 작용이 감소하게 되고, 그에 따른 누설 전류의 문제도 감소하게 된다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 리세스 영역을 형성하되, 듀얼 트렌치를 포함하며 듀얼 트렌치의 사이에 형성되는 기둥의 양 측벽 면적만큼 채널 영역이 더 확보될 수 있는 'W'자 형태의 리세스 영역을 형성하 고, 그 상부에 게이트를 형성하고 게이트 사이의 반도체 기판에 소스/드레인 불순물 접합 영역을 형성함으로써, 게이트 채널 이온 주입 불순물 량을 조절 할 수 있고, 후속 공정에서 형성되는 소스/드레인 불순물 접합 영역에서 발생하는 누설 전류 문제도 해결 할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 리세스 영역을 형성하되, 듀얼 트렌치를 포함하며 듀얼 트렌치의 사이에 형성되는 기둥의 양 측벽 면적만큼 채널 영역이 더 확보될 수 있는 리세스 영역을 형성함으로써, 게이트 채널 이온 주입 불순물 량을 감소시킬 수 있으며, 후속 공정에서 형성되는 소스/드레인 불순물 접합 영역에서 발생하는 누설 전류 문제도 해결 할 수 있다. 따라서 반도체 소자의 리텐션 시간을 증가시킬 수 있으며 반도체 소자의 전기적 특성을 향상시키므로 반도체 소자의 형성 공정 수율 향상 및 반도체 소자의 신뢰성을 확보할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;게이트 예정 영역의 중심부를 소정 영역 차단하는 하드마스크 패턴을 형성하는 단계;상기 반도체 기판 상에 리세스 게이트 마스크 패턴을 형성하는 단계;상기 리세스 게이트 마스크 패턴을 이용한 제 1 식각 공정으로 소정 깊이의 듀얼(Dual) 트렌치를 형성하는 단계;상기 하드마스크 패턴을 제거한 후 상기 리세스 게이트 마스크 패턴을 이용한 제 2 식각 공정으로 상기 듀얼 트렌치의 깊이를 확장하고 상기 듀얼 트렌치 사이의 영역에 소정 높이의 기둥이 형성되도록 하는 단계;상기 리세스 게이트 마스크 패턴을 제거하는 단계;상기 확장된 듀얼 트렌치 및 기둥을 포함하는 영역을 'W'자 형태의 리세스 영역으로 확보하고, 반도체 기판 상에 채널 이온 주입 공정을 수행하는 단계; 및상기 리세스 영역의 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 하드마스크 패턴은 산화막, 질화막 및 이들의 혼합된 막 중에서 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 반도체 기판은 실리콘 반도체 기판을 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 식각 공정은 실리콘 시각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR101045374B1 (ko) * | 2009-02-27 | 2011-06-30 | 주식회사 하이닉스반도체 | 트랜지스터의 게이트 형성 방법 |
| US9087728B2 (en) | 2012-12-06 | 2015-07-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100909763B1 (ko) | 2009-07-29 |
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