KR20030050996A - 반도체 장치의 소자 분리막 형성방법 - Google Patents

반도체 장치의 소자 분리막 형성방법 Download PDF

Info

Publication number
KR20030050996A
KR20030050996A KR1020010081787A KR20010081787A KR20030050996A KR 20030050996 A KR20030050996 A KR 20030050996A KR 1020010081787 A KR1020010081787 A KR 1020010081787A KR 20010081787 A KR20010081787 A KR 20010081787A KR 20030050996 A KR20030050996 A KR 20030050996A
Authority
KR
South Korea
Prior art keywords
shallow trench
field stop
layer
oxide film
stop implant
Prior art date
Application number
KR1020010081787A
Other languages
English (en)
Other versions
KR100449318B1 (ko
Inventor
박철수
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2001-0081787A priority Critical patent/KR100449318B1/ko
Priority to US10/320,124 priority patent/US6849551B2/en
Priority to TW091136445A priority patent/TWI230431B/zh
Priority to CNB021281904A priority patent/CN1254865C/zh
Priority to JP2002369109A priority patent/JP2003197734A/ja
Publication of KR20030050996A publication Critical patent/KR20030050996A/ko
Application granted granted Critical
Publication of KR100449318B1 publication Critical patent/KR100449318B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 샬로우 트랜치 분리막 형성시 트랜치 깊이를 1/3 수준으로 줄이고 필드 스톱 임플런트를 고농도 불순물 이온으로 주입함으로써, STI 건식식각 공정이 수월하게 진행되도록 하고 또한 고농도 불순물 이온이 주입된 영역의 필드 두께를 STI 측벽의 산화막 두께보다 최고 5배 이상 성장시켜 플라즈마에 의한 실리콘 데미지를 줄였다. 이를 위한 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은 실리콘 기판위에 제 1 패드 산화막을 형성하고 일정두께의 패드 질화막을 증착한 후 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와, 상기 결과물 위에 필드 스톱 임플런트 공정을 실시하여 상기 샬로우 트랜치 저면에 필드 스톱 임플런트막을 형성하는 단계와, 상기 레지스트 패턴막을 제거한 후 상기 샬로우 트랜치 내부를 세정하는 단계와, 상기 샬로우 트랜치 내부를 열적으로 성장시켜 제 2 산화막을 열적으로 성장시켜 형성하는 단계와, 상기 결과물 위에 제 3 산화막을 증착하여 상기 샬로우 트랜치 내부를 충진한 다음 평탄화하는 단계와, 상기 결과물로부터 화학적기계연마(CMP) 공정을 진행한 후 상기 질화막을 제거하여 소자분리막을 완성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 장치의 소자 분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 보다 구체적으로는 샬로우 트랜치 분리막(Shallow Trench Isolation: 이하, 'STI'라 칭함) 형성시 트랜치 깊이를 1/3 수준으로 줄이고 필드 스톱 임플런트(Field Stop Implant)를 고농도 불순물 이온(High dose)으로 주입함으로써, STI 건식식각 공정이 수월하게 진행되도록 하고 또한 고농도 불순물 이온이 주입된 영역의 필드 두께를 STI 사이드웰(sidewall)의 산화막 두께보다 최고 5배 이상 성장시켜 플라즈마에 의한 실리콘 데미지를 줄인 반도체 장치의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
현재의 반도체 장치의 소자 분리막으로는 로코스(LOCOS: Local Oxidation of Silicon) 산화막이 대부분 이용된다. 이 로코스 방식의 소자 분리막은 기판을 선택적으로 국부 산화하여 얻어진다.
그러나, 상기 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점을 갖는다.
따라서, 종래에는 적은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 방식의 소자 분리막이 제안되었다. 도 1을 참조하여, 종래의 STI 소자 분리막 형성방법을 설명한다.
도시된 바와 같이, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다. 다음, 패드 질화막(3) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(4)을 형성한다. 이때, 레지스트 패턴(4)은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한DUV(deep ultra violet)광원을 이용하여 형성된다. 그후, 레지스트 패턴(4)을 마스크로 하여, 패드 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)이 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다. 레지스트 패턴(4)를 공지의 방법으로 제거한 후, 샬로우 트랜치(ST)내에 절연막(도시하지 않음)을 매립한다. 이어서, 반도체 기판(1) 표면에 있는 패드 질화막(3) 및 패드 산화막(2)을 공지의 방법으로 제거하여, STI 소자 분리막을 완성한다.
그러나, 종래의 STI 방식에 따른 소자 분리막 형성방법은 전기적으로는 특성이 우수하지만, 트랜치 깊이(depth)가 깊어 건식식각을 하는데 많은 부담으로 작용하였다. 특히, 트랜치 폭(width)이 0.10μm 이하에서 에스펙트 레티오(Aspect Ratio) 증가와 마이크로 로딩 효과(Micro-loading Effect)의 증가로 건식식각시 어려움이 있었다. 또한, 트랜치 깊이가 깊어짐에 따라 건식식각 에스펙트 비(Aspect Ratio)가 증가하여 아이소레이션 쇼트(Isolation Short) 문제를 야기할 수 있는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 STI 형성시 트랜치 깊이를 1/3 수준으로 줄이고 필드 스톱 임플런트(Field Stop Implant)를 고농도 불순물 이온(High dose)으로 주입하여 필드 문턱전압을 높임으로써, STI 건식식각 공정이 원할하게 진행되도록 하고 아이소레이션(Isolation) 효과를 극대화시킨 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 STI 형성시 트랜치 깊이를 줄임으로써 STI 측벽 및 바닥 부위가 플라즈마에 장기간 노출됨으로써 생기는 디펙트(defect) 감소로 인해 셀에서 발생되는 누설 전류를 줄일 수 있는 반도체 장치의 소자 분리막 형성방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 STI 형성시 트랜치 깊이를 1/3 수준으로 줄이고 필드 스톱 임플런트(Field Stop Implant)를 고농도 불순물 이온(High dose)으로 주입한 영역의 필드 두께를 STI 측벽(sidewall)의 산화막 두께보다 도핑 농도 차에 의해 최고 5배 이상 성장시켜 플라즈마에 의한 실리콘 데미지를 줄일 수 있고 트렌치 깊이를 증가시켜 소자 분리막을 형성하는 반도체 장치의 소자 분리막 형성 방법을 제공하는데 있다.
도 1은 종래의 STI 소자 분리막 형성방법을 설명하기 위한 단면도
도 2a 내지 도 2d는 본 발명에 의한 STI 소자 분리막 형성방법을 설명하기 위한 단면도
*도면의 주요 부분에 대한 부호의 설명*
1, 11 : 실리콘 기판2 : 패드 산화막
3, 13 : 패드 질화막12, 제 1 패드 산화막
14 : 레지스터 패턴막16 : 필드 스톱 임플런트막
17 : 제 2 패드 산화막18 : 제 3 패드 산화막
상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은 실리콘 기판위에 제 1 패드 산화막을 형성하고 일정두께의 패드 질화막을 증착한 후 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와,
상기 결과물 위에 필드 스톱 임플런트 공정을 실시하여 상기 샬로우 트랜치 저면에 필드 스톱 임플런트막을 형성하는 단계와,
상기 레지스트 패턴막을 제거한 후 상기 샬로우 트랜치 내부를 세정하는 단계와,
상기 샬로우 트랜치 내부를 열적으로 성장시켜 제 2 산화막을 열적으로 성장시켜 형성하는 단계와,
상기 결과물 위에 제 3 산화막을 증착하여 상기 샬로우 트랜치 내부를 충진한 다음 평탄화하는 단계와,
상기 결과물로부터 화학적기계연마(CMP) 공정을 진행한 후 상기 질화막을 제거하여 소자분리막을 완성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 제 2 산화막은 상기 샬로우 트랜치의 저면의 산화막 두께가 측벽의 산화막 두께보다 5∼10배 두껍게 형성하는 것을 특징으로 한다.
상기 제 2 산화막은 필드 스톱 임플런트(Field Stop Implant) 공정을 실시한 후 형성하는 것을 특징으로 한다.
상기 필드 스톱 임플런트의 농도는 1015atons/㎠ 이상 고농도로 실시하는 것을 특징으로 한다.
상기 제 2 패드 산화막은 건식 산화공정과 습식 산화공정으로 나누어 진행하여 상기 샬로우 트랜치의 상부 모서리 부분에서의 라운딩 현상을 개선한 것을 특징으로 한다.
상기 필드 스톱 임플런트 공정시 불순물 이온을 저농도로 주입하여 단지 필드의 문턱전압만 상승시키도록 하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2d는 본 발명에 의한 STI 소자 분리막 형성방법을 설명하기 위한 단면도이다.
도 2a을 참조하면, 버퍼 역할을 하는 제 1 패드 산화막(12)과 산화를 억제하는 패드 질화막(13)을 순차적으로 형성한다.
다음, 상기 패드 질화막(13) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴막(14)을 형성한다. 이때, 상기 레지스트 패턴막(14)은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성된다. 그후, 상기 레지스트 패턴막(14)을 마스크로 하여, 상기 패드 질화막(13), 상기 제 1 패드 산화막(12) 및 상기 실리콘 기판(11)을 소정 깊이만큼 식각하여, 샬로우 트랜치(Shallow Trench; ST)를 형성한다.
그 다음, 상기 샬로우 트랜치(ST)가 형성된 전체의 구조물 위에 필드 스톱 임플런트(Field Stop Implant)(15) 공정을 실시하여 상기 샬로우 트랜치(ST) 저면에 필드 스톱 임플런트막(16)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 레지스트 패턴막(14)을 공지의 방법으로 제거한 후, 상기 샬로우 트랜치(ST) 내부를 세정한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 샬로우 트랜치(ST) 내부를 열적으로 성장시켜 제 2 패드 산화막(17)을 형성한다.
이때, 상기 제 2 패드 산화막(17)은 필드 스톱 임플런트(Field Stop Implant)를 고농도(High Doping)(>1015atons/㎠)로 실시하여 상기 샬로우 트랜치(ST)의 저면(bottem)의 산화막 두께가 측벽(sidewall)의 산화막 두께보다 도펀트(dopant) 농도에 따라 최고 5배 이상 차이가 나도록 형성한다.
또한, 상기 제 2 패드 산화막(17)은 건식 산화공정과 습식 산화공정으로 나누어 진행함으로써, 샬로우 트랜치(ST)의 상부 모서리 부분에서의 라운딩(rounding)을 크게 개선하였다. 따라서, 트랜지스터의 험프(hump) 현상을 제어할 수 있으며, 게이트 절연막의 씨닝(thinning) 현상을 방지할 수 있다.
그후, 제 3 패드 산화막(18)을 두껍게 증착하여 상기 샬로우 트랜치(ST) 내부를 충진(gap fill)시킨 다음, 화학적 물리적 기계적 연마(Chemical Mechanical Polishing: CMP) 또는 블랭킷 에치백(Blanket Etchback) 공정을 실시하여 상기 패드 질화막(13)이 드러나도록 상기 제 2 패드 산화막(18)을 평탄화시킨다.
그 다음, 도 2d에 도시된 바와 같이, 상기 패드 질화막(13)을 고농도 인 에천트(Hot Phosphoric Etchant)로 제거하여 소자 분리막 제조공정을 완료한다.
한편, 본 발명은 도 4의 필드 스톱 임플런트(Field Stop Implant) 공정에서 불순물(dose)을 저농도로 주입하면 필드 문턱전압(Vt)만 상승시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치의 소자 분리막 형성방법에 의하면, STI 형성시 트랜치 깊이를 1/3 수준으로 줄이고 필드 스톱 임플런트(Field Stop Implant)를 고농도 불순물 이온으로 주입하여 필드 문턱전압을 높임으로써, STI 건식식각 공정이 원할하게 진행되도록 하고 아이소레이션(Isolation) 효과를 극대화시킬 수 있다.
또한, 필드 스톱 임플런트(Field Stop Implant)를 고농도 불순물 이온으로 주입한 영역의 필드 두께를 STI 측벽(sidewall)의 산화막 두께보다 최고 5배 이상 성장시켜 플라즈마에 의한 실리콘 데미지를 줄일 수 있다.
또한, STI 형성시 트랜치 깊이를 줄임으로써 셀에서 발생되는 누설 전류를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 실리콘 기판위에 제 1 패드 산화막을 형성하고 일정두께의 패드 질화막을 증착한 후 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와,
    상기 결과물 위에 필드 스톱 임플런트 공정을 실시하여 상기 샬로우 트랜치 저면에 필드 스톱 임플런트막을 형성하는 단계와,
    상기 레지스트 패턴막을 제거한 후 상기 샬로우 트랜치 내부를 세정하는 단계와,
    상기 샬로우 트랜치 내부를 열적으로 성장시켜 제 2 산화막을 열적으로 성장시켜 형성하는 단계와,
    상기 결과물 위에 제 3 산화막을 증착하여 상기 샬로우 트랜치 내부를 충진한 다음 평탄화하는 단계와,
    상기 결과물로부터 화학적기계연마(CMP) 공정을 진행한 후 상기 질화막을 제거하여 소자분리막을 완성하는 단계를 포함하여 이루어진 것을 특징으로 반도체 장치의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 패드 산화막은 상기 샬로우 트랜치의 저면의 산화막 두께가 측벽의 산화막 두께보다 5∼10배 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 제 2 패드 산화막은 필드 스톱 임플런트(Field Stop Implant) 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 필드 스톱 임플런트의 농도는 1015atons/㎠ 이상 고농도로 실시하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  5. 제 2 항에 있어서,
    상기 제 2 패드 산화막은 건식 산화공정과 습식 산화공정으로 나누어 진행하여 상기 샬로우 트랜치의 상부 모서리 부분에서의 라운딩 현상을 개선한 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 필드 스톱 임플런트 공정시 불순물 이온을 저농도로 주입하여 단지 필드의 문턱전압만 상승시키도록 하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
KR10-2001-0081787A 2001-12-20 2001-12-20 반도체 장치의 소자 분리막 형성방법 KR100449318B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2001-0081787A KR100449318B1 (ko) 2001-12-20 2001-12-20 반도체 장치의 소자 분리막 형성방법
US10/320,124 US6849551B2 (en) 2001-12-20 2002-12-16 Method for forming isolation region in semiconductor device
TW091136445A TWI230431B (en) 2001-12-20 2002-12-17 Method for forming isolation region in semiconductor device
CNB021281904A CN1254865C (zh) 2001-12-20 2002-12-20 半导体器件的元件隔离膜的形成方法
JP2002369109A JP2003197734A (ja) 2001-12-20 2002-12-20 半導体装置の素子分離膜の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0081787A KR100449318B1 (ko) 2001-12-20 2001-12-20 반도체 장치의 소자 분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20030050996A true KR20030050996A (ko) 2003-06-25
KR100449318B1 KR100449318B1 (ko) 2004-09-18

Family

ID=36083981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0081787A KR100449318B1 (ko) 2001-12-20 2001-12-20 반도체 장치의 소자 분리막 형성방법

Country Status (5)

Country Link
US (1) US6849551B2 (ko)
JP (1) JP2003197734A (ko)
KR (1) KR100449318B1 (ko)
CN (1) CN1254865C (ko)
TW (1) TWI230431B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632664B1 (ko) * 2002-12-12 2006-10-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
CN100350588C (zh) * 2003-09-25 2007-11-21 茂德科技股份有限公司 浅槽隔离区与动态随机存取存储器的结构及其制造方法
KR100618698B1 (ko) 2004-06-21 2006-09-08 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7679166B2 (en) * 2007-02-26 2010-03-16 International Business Machines Corporation Localized temperature control during rapid thermal anneal
KR100953347B1 (ko) * 2007-12-28 2010-04-20 주식회사 동부하이텍 Ｌｄｍｏｓ 반도체 소자의 마스크
CN113594085B (zh) * 2021-07-12 2023-10-03 长鑫存储技术有限公司 半导体结构的制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473738A (en) * 1987-09-16 1989-03-20 Oki Electric Ind Co Ltd Manufacture of semiconductor device
JPH0223631A (ja) * 1988-07-12 1990-01-25 Nec Corp 集積回路の製造方法
US5286672A (en) 1991-06-28 1994-02-15 Sgs-Thomson Microelectronics, Inc. Method for forming field oxide regions
JPH06291178A (ja) * 1993-03-31 1994-10-18 Canon Inc 半導体装置の製造方法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
JP2629615B2 (ja) * 1994-09-30 1997-07-09 日本電気株式会社 半導体装置の製造方法
KR100216267B1 (ko) * 1996-12-26 1999-08-16 구본준 트렌치 격리구조를 갖는 반도체 장치 제조방법
US5770504A (en) * 1997-03-17 1998-06-23 International Business Machines Corporation Method for increasing latch-up immunity in CMOS devices
KR19990003056A (ko) * 1997-06-24 1999-01-15 김영환 반도체 소자의 소자분리막 제조방법
US5854121A (en) * 1997-09-04 1998-12-29 Advanced Micro Devices, Inc. Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure
US6004864A (en) * 1998-02-25 1999-12-21 Taiwan Semiconductor Manufacturing Company Ltd. Ion implant method for forming trench isolation for integrated circuit devices
US6727569B1 (en) * 1998-04-21 2004-04-27 Advanced Micro Devices, Inc. Method of making enhanced trench oxide with low temperature nitrogen integration
US6069057A (en) * 1998-05-18 2000-05-30 Powerchip Semiconductor Corp. Method for fabricating trench-isolation structure
US6165906A (en) * 1999-01-26 2000-12-26 Advanced Micro Devices, Inc. Semiconductor topography employing a shallow trench isolation structure with an improved trench edge
US6362035B1 (en) 2000-02-07 2002-03-26 Taiwan Semiconductor Manufacturing Company Channel stop ion implantation method for CMOS integrated circuits
US6624016B2 (en) * 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
US6579801B1 (en) * 2001-11-30 2003-06-17 Advanced Micro Devices, Inc. Method for enhancing shallow trench top corner rounding using endpoint control of nitride layer etch process with appropriate etch front

Also Published As

Publication number Publication date
JP2003197734A (ja) 2003-07-11
TWI230431B (en) 2005-04-01
KR100449318B1 (ko) 2004-09-18
TW200411811A (en) 2004-07-01
CN1433060A (zh) 2003-07-30
US6849551B2 (en) 2005-02-01
US20030119326A1 (en) 2003-06-26
CN1254865C (zh) 2006-05-03

Similar Documents

Publication Publication Date Title
US6004864A (en) Ion implant method for forming trench isolation for integrated circuit devices
KR100449318B1 (ko) 반도체 장치의 소자 분리막 형성방법
KR100275484B1 (ko) 트렌치형 게이트 전극을 갖는 전력소자 제조방법
KR100658168B1 (ko) 씨모스 이미지 센서의 제조 방법
KR100501641B1 (ko) 반도체 소자의 웰 형성방법
KR20010109638A (ko) 반도체 장치의 소자 분리막 형성방법
KR100967673B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100588643B1 (ko) 셀로우 트렌치 소자 분리막 제조 방법
KR20020096136A (ko) 반도체 소자의 격리막 제조방법
KR20040059998A (ko) 반도체 장치의 소자 분리막 형성방법
KR100379525B1 (ko) 반도체 소자 제조 방법
KR100519648B1 (ko) 반도체 소자의 제조 방법
KR20020056266A (ko) 반도체 소자의 소자분리막 제조방법
JP2004200267A (ja) 半導体装置の製造方法
KR100595877B1 (ko) 반도체 소자 제조 방법
KR101022672B1 (ko) 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법
KR100373710B1 (ko) 반도체 소자의 얕은 트렌치 소자 분리 영역 형성 방법
KR20030086839A (ko) 반도체 소자의 소자분리막 형성방법
KR20030086853A (ko) 반도체 소자의 소자분리 방법
KR20030055794A (ko) 반도체 소자의 소자분리막 형성방법
KR20020056264A (ko) 반도체 소자의 소자분리막 제조방법
KR20050002060A (ko) 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법
KR20010005115A (ko) 반도체소자의 제조방법
KR20040054077A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20030001875A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee