KR101107378B1 - 반도체 메모리 디바이스, 반도체 디바이스 및 이들의 제조방법 - Google Patents
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Abstract
반도체 메모리 디바이스, 반도체 디바이스 및 그의 제조 방법이 개시된다. 반도체 메모리 디바이스 및 반도체 장치는, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리가 필요 없다. 따라서, 최종 디바이스들은 셀 어레이에 대해 축소된 면적을 갖는다. 반도체 메모리 디바이스는, 나란히 형성된 트렌치들을 갖는 기판, 트렌치의 내벽 표면으로부터 규정된 깊이로 형성된 플레이트 전극, 트렌치의 내벽의 표면을 피복하는 캐패시터 절연막, 캐패시터 절연막을 개재하여 트렌치를 매립하는 메모리 노드 전극, 및 반도체층의 표면으로부터 메모리 노드 전극에 도달하도록 형성된 컨택트홀에 매립되는 메모리 노드 컨택트 플러그로 구성된다. 금속화 영역은 반도체층의 표면의 적어도 일부와 컨택트 플러그의 표면의 적어도 일부가 접속되도록 일체로 형성된다.
리소그래피, 캐패시터 절연막, 플레이트 전극, 트렌치, 메모리 노드 전극, 컨택트 플러그
Description
도 1은 본 발명의 제1 실시예에 따른 DRAM의 메모리 셀의 단면도.
도 2의 (a) 및 도 2의 (b)는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 도시하는 단면도.
도 3의 (a) 및 도 3의 (b)는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 도시하는 단면도.
도 4의 (a) 및 도 4의 (b)는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 도시하는 단면도.
도 5의 (a) 및 도 5의 (b)는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 도시하는 단면도.
도 6의 (a) 및 도 6의 (b)는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 도시하는 단면도.
도 7의 (a) 및 도 7의 (b)는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 제2 실시예에 따른 DRAM의 메모리 셀의 단면도.
도 9의 (a) 및 도 9의 (b)는 본 발명의 제2 실시예에 따른 DRAM의 제조 공정을 도시하는 단면도.
도 10의 (a) 및 도 10의 (b)는 본 발명의 제2 실시예에 따른 DRAM의 제조 공정을 도시하는 단면도.
도 11은 본 발명의 제3 실시예에 따른 DRAM의 메모리 셀의 주요부 단면도.
도 12는 본 발명의 제3 실시예에 따른 DRAM의 제조 공정을 도시하는 주요부 단면도.
도 13은 본 발명의 제4 실시예에 따른 DRAM의 메모리 셀의 주요부 단면도.
도 14의 (a) 및 도 14의 (b)는 본 발명의 제4 실시예에 따른 DRAM의 제조 공정을 도시하는 주요부 단면도.
도 15의 (a)는 제1 종래예에 따른 DRAM의 메모리 셀의 단면도, 도 15의 (b)는 메모리 셀의 평면도이며, 도 15의 (a)의 단면도는 도 15의 (b)에서의 X-X’선을 따라 취해짐.
도 16의 (a)는 제2 종래예에 따른 DRAM의 메모리 셀의 단면도, 도 16의 (b)는 메모리 셀의 평면도이며, 도 16의 (a)의 단면도는 는 도 16의 (b)에서의 X-X’선을 따라 취해짐.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
10a : 트렌치 벽부
11 : 마스크층
12 : 제1 n형 반도체층
13 : 캐패시터 절연막
14 : 제2 n형 반도체층
15 : 층간 절연막
16 : 제3 n형 반도체층
17 : 소자 분리 절연막
18, 18a : 제4 반도체층
18b : 원통형의 절연막
19 : 게이트 전극
19a : 게이트 절연막
20 : 비트 컨택트
21 : 오프셋 절연막
22, 22a, 24 : 측벽 절연막
23, 23a, 23b, 23c, 23d : 금속 실리사이드층
100 : 반도체 기판
101 : 제1 n형 반도체층
102 : 제2 n형 반도체층
103 : 캐패시터 절연막
104 : 제3 n형 반도체층
105 : 소자 분리 절연막
106 : 제4 반도체층
107 : 게이트 전극
108 : 비트 컨택트
PL : 플레이트 전극
MN : 메모리 노드 전극
MH : 메모리 노드 컨택트홀
MNC : 메모리 노드 컨택트 플러그
AA : 활성 영역
TR : 트렌치
본 발명은 반도체 메모리 디바이스, 반도체 디바이스 및 이들의 제조 방법에 관한 것이다. 특히, 본 발명은 DRAM(다이내믹 랜덤 액세스 메모리)에서의 메모리 노드 컨택트 또는 그 밖의 컨택트를 갖는 반도체 메모리 디바이스, 반도체 디바이스 및 이들의 제조 방법에 관한 것이다.
최근의 반도체 디바이스(VLSI 등)의 발전은 굉장하다. 지난 3년 동안 7할의 축소화를 실현하고, 고집적화를 달성하였다. 그들은 그후 고성능화를 달성하였다.
예를 들면, 1개의 스위칭용 트랜지스터(메탈-산화물-반도체 적층체형 전계 효과 트랜지스터(MOSFET))와 1개의 메모리 캐패시터로 1개의 메모리 셀이 구성되는 MOS형 DRAM은 고집적화의 일로를 걷고 있다. 이러한 DRAM은 반도체 디바이스들에서의 프로세스 드라이버로서 기능을 한다.
디바이스들의 미세화는 메모리 셀 면적을 축소하고, 메모리 캐패시터의 면적도 축소한다.
면적의 축소에도 불구하고, 동작 마진을 확보하고, 알파선에 의한 소프트 에러로부터 기억된 데이터를 효과적으로 보호하기 위해, 소정의 저장 용량이 필요하기 때문에, 메모리 캐패시터는 DRAM의 세대에 상관없이 1비트당 20∼30fF로 저장 용량이 변화되지 않은 채 유지되고 있다.
즉, 메모리 캐패시터는 미세화함에 따라 그 면적을 축소화하고 있음에도 불구하고, 소정의 저장 용량을 유지해야 한다. 다양한 연구에 의해 이러한 목적이 달성되어 왔다.
캐패시터 절연막의 막 두께를 얇게 하는 방법이나, 보다 비유전률이 높은 재료로부터 캐패시터 절연막을 형성하여 저장 용량을 증가시킨다.
한편, 캐패시터의 전극 구조 연구가 진행되고 있다. 메모리 노드 전극(트랜지스터에 접속하고 있는 전극)과 플레이트 전극(접지하고 있는 전극)과 그 사이에 캐패시터 절연막이 개재되어 구성되어 있는 메모리 캐패시터는 스택형이나, 또는 트렌치형으로 형성된다. 전자의 경우, 구성요소들은 겹겹이 적층된다. 후자의 경우에, 메모리 노드 전극은 반도체 기판의 깊이 방향으로 연장된다. 양 구조들은 메모리 노드 전극과 플레이트 전극의 대향하는 표면적을 증가시킴으로써, 캐패시터의 저장 용량을 증가시킬 수 있다.
상기의 트렌치형의 캐패시터를 갖는 DRAM에 대하여 설명한다.
도 15의 (a)는 제1 종래예에 따른 DRAM의 메모리 셀의 단면도이다. 도 15의 (b)는 메모리 셀의 평면도이다. 도 15의 (a)의 단면도는 도 15의 (b)에서의 X-X’선을 따라 취해진다.
p형의 반도체 기판(100)이 도시되어 있다. 트렌치 TR은 활성 영역 AA로 되는 제1 n형 반도체층(101)을 제외한 영역에 형성된다. 트렌치 TR의 내벽 표면으로부터 규정된 깊이로 제2 n형 반도체층(102)이 형성된다. 이것은 메모리 캐패시터또는 플레이트 전극 PL로서 기능을 한다.
트렌치 TR의 내벽 표면을 피복하는 캐패시터 절연막(103)이 형성된다. 그 내측은 폴리실리콘의 제3 n형 반도체층(104)으로 매립되고, 이것은 메모리 캐패시터의 메모리 노드 전극 MN으로서 기능을 한다.
상기한 바와 같이 하여, 제2 n형 반도체층(102)(플레이트 전극 PL), 캐패시터 절연막(103) 및 제3 n형 반도체층(104)(메모리 노드 전극 MN)으로 메모리 캐패시터가 구성되어 있다.
제1 n형 반도체층(101)(활성 영역 AA)은, 산화실리콘으로 이루어지는 STI(Shallow Trench Isolation)형의 소자 분리 절연막(105)으로 분리되어 있고, 소자 분리 절연막(105)의 내부에 폴리실리콘으로 이루어지는 제4 반도체층(106)이 매립되어 있다.
또한, 제1 n형 반도체층(101)(활성 영역 AA)에는 채널 형성 영역과 이것을 홀딩하는 소스-드레인 영역(도시 생략)이 형성되어 있다. 채널 형성 영역에서의 제1 n형 반도체층(101)(활성 영역 AA) 상에 게이트 절연막(도시 생략)을 아래 개재한 게이트 전극(107)이 형성되어 있다.
상기한 바와 같은 구성의 MOSFET에서, 한쪽의 소스-드레인이 반도체층(106)을 통해 제3 n형 반도체층(104)(메모리 캐패시터의 메모리 노드 전극 MN)에 전기적으로 접속되며, 다른쪽의 소스-드레인이 비트 컨택트(108)를 통해 비트선(도새 생략)에 접속되어 있다. 또한, 게이트 전극(107)은 워드선에 접속되어 있다. 이상과 같이 각각 구성된 수많은 메모리 셀이 매트릭스 패턴으로 집적되어, DRAM을 형성한다.
상기의 구성에서, 제4 반도체층(106)과 제1 n형 반도체층(101) 내의 소스-드레인 영역과의 접속은, 제4 반도체층(106)으로부터의 제1 n형 반도체층(101)으로의 불순물 확산에 의해 이루어진다.
이러한 접속 방법은 트렌치 면적에 대하여 이하의 제약을 갖는다.
(1) 불순물 확산에 의해 제4 반도체층(106)을 제1 n형 반도체층(101)에 접속시키는 것은, 트렌치의 단부와 게이트 전극의 단부 사이에 소정 거리를 요구하는데, 이는 MOSFET가 그의 완전히 나타내도록 제4 반도체층(106)을 제1 n형 반도체층(101)의 채널 형성 영역으로부터 충분히 멀리한다는 의미이다.
(2) 다른 비트를 구성하는 인접하는 셀의 활성 영역 AA로부터 소정 거리가 확보되어야 한다.
불행히도, 트렌치형 캐패시터에 대한 상술된 제약들을 제거하는 시도는 미세화가 진행됨에 따라 트렌치의 직경을 충분히 확보하는데 어려움에 직면하게 된다.
따라서, 메모리 노드 전극과 플레이트 전극의 대향하는 면의 표면적을 확보하고, 메모리 캐패시터의 저장 용량을 확보하기 위해서는, 트렌치를 5㎛ 보다 더 깊게 설계하는 것이 일반적이다.
한편, 특허 문헌1에는, (메모리 노드 전극, 캐패시터 절연막 및 플레이트 전극으로 구성된) 트렌치형 캐패시터가 기판 내에 매립되어 평탄화되고, 절연층을 사이에 두고 별도의 실리콘 기판에 접합된 구조를 갖는 DRAM에 대한 기재가 이루어져 있다.
상기의 트렌치형 캐패시터가 기판 내에 매립되어 이루어지는 DRAM에 대하여 설명한다.
도 16의 (a)는 종래예에 따른 DRAM의 메모리 셀의 단면도이다. 도 16의 (b)는 메모리 셀의 평면도이다. 도 16의 (a)의 단면도는 도 16의 (b)에서의 X-X’선에 따라 취해진다.
반도체 기판(10)이 도시되어 있다. 트렌치 벽부(10a)와 마스크층(11)에 의해 분리된 트렌치 TR도 도시되어 있다. 마스크층(11)은 트렌치 TR 형성 시에 마스크로서 사용된 층이다.
또한, 트렌치 TR의 내벽 표면으로부터 소정 깊이로 제1 n형 반도체층(12)이 형성되어 있다. 이는 메모리 캐패시터의 플레이트 전극 PL로서 기능을 한다.
트렌치 TR의 내벽 표면을 피복하는 캐패시터 절연막(13)이 도시되어 있다. 캐패시터 절연막(13)의 내측에 폴리실리콘으로 이루어지는 제2 n형 반도체층(14)이 매립되어 있다. 이것은 메모리 캐패시터의 메모리 노드 전극 MN으로서 기능을 한다.
상기한 바와 같이 하여, 제1 n형 반도체층(12)(플레이트 전극 PL), 캐패시터 절연막(13) 및 제2 n형 반도체층(14)(메모리 노드 전극 MN)으로 메모리 캐패시터가 구성되어 있다.
상기의 메모리 캐패시터는 산화실리콘의 층간 절연막(15) 및 결정 실리콘의 제3 n형 반도체층(16)(활성 영역 AA로서 기능함)으로 연속하여 피복된다.
제3 n형 반도체층(16)(활성 영역 AA)은, 산화실리콘으로 이루어지는 STI형의 소자 분리 절연막(17)으로 분리되어 있다.
폴리실리콘의 제4 반도체층(18)이 도시되어 있다. 제4 반도체층은 제2 n형 반도체층(14)(메모리 노드 전극 MN)에 도달하도록 소자 분리 절연막(17)과 제3 n형 반도체층(16) 사이의 경계 영역에 형성된 컨택트홀에 매립되어 있다.
제3 n형 반도체층(16)(활성 영역 AA)에는, 채널 형성 영역과 이것을 홀딩하는 소스-드레인 영역(도시 생략)이 형성된다. 채널 형성 영역에서의 제3 n형 반도체층(16)(활성 영역 AA) 상에 게이트 절연막(도시 생략)을 아래 개재한 게이트 전극(19)이 형성되어 있다.
상기한 바와 같은 구성의 MOSFET에서, 한쪽의 소스-드레인이 제4 반도체층(18)을 통해 제2 n형 반도체층(14)(메모리 노드 전극 MN)에 전기적으로 접속되며, 다른쪽의 소스-드레인이 비트 컨택트(20)를 통해 비트선(도시 생략)에 접속되어 있다. 또한, 게이트 전극(19)은 워드선에 접속되어 있다.
이상과 같이 각각 구성된 수많은 메모리 셀이 매트릭스 패턴으로 집적되어, DRAM이 구성되어 있다.
상기의 메모리 셀을 갖는 DRAM은, MOSFET와 메모리 캐패시터가 층간 절연막(15)을 사이에 두고 차례로 쌓여 위치되도록 구성된다. 이러한 구조는 활성 영역 AA에 의한 제한 없이, 메모리 캐패시터의 면적을 최대화 할 수 있다. 따라서, 트렌치를 필요 이상으로 깊게 팔 필요가 없다. 또한, 트렌치는 큰 개구를 갖도록 이루어질 수 있어, 리소그래피 공정을 용이하게 하여, 에칭 시간도 훨씬 단축된다.
상기의 메모리 셀을 갖는 DRAM의 제조 방법은 이하와 같다.
우선, 반도체 기판(10)은 후에 캐패시터가 되는 트렌치 TR가 형성되어 있다. 트렌치 TR는 내벽 표층부에 제1 n형 반도체층(12)(플레이트 전극 PL) 및 캐패시터 절연막(13)이 연속하여 형성되어 있다. 트렌치 TR 내부를 매립하여 폴리실리콘을 성막한다. 이어서, 폴리실리콘을 에치백한다.
산화실리콘을 성막하여, 층간 절연막(15)을 형성하고, 이어서 제3 n형 반도체층(16)을 피복하며, STI법에 의해 소자 분리 절연막(17)을 형성한다.
제2 n형 반도체층(14)(메모리 노드 전극 MN)에 도달하는 컨택트홀이 형성되고, 이 후 컨택트홀은 폴리실리콘으로 매립되어 제4 반도체층(18)을 형성하며, 이는 제2 n형 반도체층(14)을 제3 n형 반도체층(16)에 형성되는 트랜지스터의 소스-드레인 영역에 접속시킨다.
제3 n형 반도체층(16) 상에 게이트 전극(19), 소스-드레인 영역 및 비트 컨택트(20)가 형성된다.
상기한 바와 같이, 게이트 전극을 형성하기 전에, 제2 n형 반도체층(14)(메모리 노드 전극 MN)과 소스-드레인 영역을 접속하기 위한 제4 반도체층(18)(메모리 노드 컨택트 플러그)이 도전성 불순물을 함유하는 폴리실리콘으로 형성된다. 이러한 불순물은 추후 행해질 열 처리에 의해, 제4 반도체층(18)으로부터 제3 n형 반도체층(16)으로 확산된다. 이와 같이 확산된 불순물은 장래 소스-드레인 영역으로 되는 영역에 접속하는데 도움이 된다.
이 경우, 게이트 전극은 확산층의 단부로부터 소정 거리 떨어져 있어야 하고, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합을 위해 소정 거리를 확보할 필요가 있다.
<특허 문헌1> 일본 특개평6-104398호 공보
본 발명은 종래 구조의 DRAM의 문제점을 처리완료하였다. 문제점은 (메모리 노드 컨택트용의) 컨택트홀의 리소그래피와 게이트 전극 형성의 리소그래피의 정합을 위해 소정 거리가 필요하다는 것이다. 이는 셀 어레이 면적을 축소하는 것을 어렵게 만든다.
본 발명은, 메모리 노드 전극을 갖는 메모리 캐패시터와 트랜지스터를 각각이 포함하는 복수의 메모리 셀들이 배치된 반도체 메모리 디바이스에 관한 것으로, 반도체 메모리 디바이스는, 트렌치 벽부에 의해 서로 분리된 복수의 트렌치가 나란히 형성되어 있는 기판과, 트렌치의 내벽 표면으로부터 규정된 깊이로 형성된 플레이트 전극과, 트렌치의 내벽 표면을 피복하는 캐패시터 절연막과, 캐패시터 절연막을 개재하여 트렌치를 매립하는 메모리 노드 전극과, 기판 및 메모리 노드 전극을 완전히 피복하는 층간 절연막과, 층간 절연막 상에 형성되며 트랜지스터가 형성된 반도체층과, 반도체층의 표면으로부터 메모리 노드 전극에 도달하도록 형성된 컨택트홀에 매립되는 메모리 노드 컨택트 플러그와, 반도체층이 메모리 노드 컨택트 플러그에 전기적으로 접속되도록, 반도체층의 표면의 적어도 일부 및 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 형성된 금속화 영역을 포함한다.
본 발명에 따르면, 상기의 반도체 메모리 디바이스는, 트렌치 벽부에 의해 서로 분리된 복수의 트렌치가 나란히 형성되어 있는 기판과, 트렌치의 내벽 표면으로부터 규정된 깊이로 형성된 플레이트 전극과, 트렌치의 내벽 표면을 피복하는 캐패시터 절연막과, 캐패시터 절연막을 개재하여 트렌치를 매립하는 메모리 노드 전극과, 기판 및 메모리 노드 전극을 완전히 피복하는 층간 절연막과, 층간 절연막 상에 형성되며 트랜지스터가 형성된 반도체층과, 반도체층의 표면으로부터 메모리 노드 전극에 도달하도록 형성된 컨택트홀에 매립되는 메모리 노드 컨택트 플러그를 포함한다.
금속화 영역은, 반도체층이 금속화 영역에 의해 메모리 노드 컨택트 플러그에 접속되는 방식으로 반도체층의 표면의 적어도 일부 및 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 형성되어 있다.
본 발명은 또한, 하부 구조를 갖는 기판과, 하부 구조를 완전히 피복하는 층간 절연막과, 층간 절연막을 피복하는 반도체층과, 반도체층의 표면으로부터 하부 구조에 도달하도록 형성된 컨택트홀에 매립된 컨택트 플러그와, 반도체층이 컨택트 플러그에 전기적으로 접속되도록 반도체층의 표면의 적어도 일부 및 상기 컨택트 플러그의 표면의 적어도 일부와 일체인 금속화 영역을 포함하는 반도체 장치에 관한 것이다.
본 발명에 따르면, 상기의 반도체 디바이스는, 하부 구조를 갖는 기판과, 하부 구조를 완전히 피복하는 층간 절연막과, 층간 절연막을 피복하는 반도체층과, 반도체층의 표면으로부터 하부 구조에 도달하도록 형성된 컨택트홀을 매립하는 컨택트 플러그로 구성된다.
금속화 영역은, 반도체층이 컨택트 플러그에 전기적으로 접속되도록, 반도체층의 표면의 적어도 일부 및 컨택트 플러그의 표면의 적어도 일부와 일체로 형성되어 있다.
본 발명은, 메모리 노드 전극을 갖는 메모리 캐패시터와 트랜지스터를 각각이 포함하는 복수의 메모리 셀들이 배치된 반도체 메모리 디바이스의 제조 방법으로서, 그 제조 방법은, 기판에 메모리 캐패시터용의 복수의 트렌치를 나란히 형성하는 공정과, 트렌치의 내벽 표면으로부터 규정된 깊이에 도달하는 플레이트 전극을 형성하는 공정과, 트렌치의 내벽 표면을 피복하는 캐패시터 절연막을 형성하는 공정과, 캐패시터 절연막을 개재하여 트렌치를 매립하여 메모리 노드 전극을 형성하는 공정과, 기판 및 메모리 노드 전극의 전면에 걸쳐 층간 절연막을 형성하는 공정과, 층간 절연막 상에 반도체층을 형성하는 공정과, 반도체층의 표면으로부터 메모리 노드 전극에 도달하는 컨택트홀을 형성하는 공정과, 컨택트홀을 도전성 재료로 매립하여 메모리 노드 컨택트 플러그를 형성하는 공정과, 반도체층이 상기 메모리 노드 컨택트 플러그에 전기적으로 접속되도록 반도체층의 표면의 적어도 일부 및 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 금속화 영역을 형성하는 공정을 포함한다.
본 발명에 따르면, 상기의 반도체 메모리 디바이스의 제조 방법은, 기판에 메모리 캐패시터용의 복수의 트렌치를 나란히 형성하는 공정과, 트렌치의 내벽 표면으로부터 규정된 깊이에 도달하는 플레이트 전극을 형성하는 공정과, 트렌치의 내벽 표면을 피복하는 캐패시터 절연막을 형성하는 공정과, 캐패시터 절연막을 개재하여 트렌치를 매립하여 메모리 노드 전극을 형성하는 공정과, 기판 및 메모리 노드 전극의 전면에 걸쳐 층간 절연막을 형성하는 공정과, 층간 절연막 상에 반도체층을 형성하는 공정과, 반도체층의 표면으로부터 메모리 노드 전극에 도달하는 컨택트홀을 형성하는 공정과, 컨택트홀을 도전성 재료로 매립하여 메모리 노드 컨택트 플러그를 형성하는 공정과, 반도체층이 상기 메모리 노드 컨택트 플러그에 전기적으로 접속되도록 반도체층의 표면의 적어도 일부 및 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 금속화 영역을 형성하는 공정을 포함한다.
본 발명은 또한, 기판에 하부 구조를 형성하는 공정과, 하부 구조를 층간 절연막으로 완전히 피복하는 공정과, 층간 절연막 상에 반도체층을 형성하는 공정과, 반도체층의 표면으로부터 하부 구조에 도달하는 컨택트홀을 형성하는 공정과, 컨택트홀을 도전성 재료로 매립하여 컨택트 플러그를 형성하는 공정과, 반도체층이 컨택트 플러그에 전기적으로 접속되도록 반도체층의 표면의 적어도 일부 및 컨택트 플러그의 표면의 적어도 일부와 일체로 금속화 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명에 따르면, 상기의 반도체 디바이스 제조 방법은, 기판에 하부 구조를 형성하는 공정과, 하부 구조를 층간 절연막으로 완전히 피복하는 공정과, 층간 절연막 상에 반도체층을 형성하는 공정과, 반도체층의 표면으로부터 하부 구조에 도달하는 컨택트홀을 형성하는 공정과, 컨택트홀을 도전성 재료로 매립하여 컨택트 플러그를 형성하는 공정과, 반도체층이 컨택트 플러그에 전기적으로 접속되도록 반도체층의 표면의 적어도 일부 및 컨택트 플러그의 표면의 적어도 일부와 일체로 금속화 영역을 형성하는 공정을 포함한다.
본 발명에 따른 반도체 메모리 디바이스는, 메모리 노드 컨택트 플러그와 반도체층이, 메모리 노드 컨택트 플러그로부터의 불순물의 확산이 아니라 금속화 영역을 통해 서로 접속되어 있는 특징이 있다. 이러한 구조는, 메모리 노드 컨택트 플러그로부터의 불순물 확산을 위한 열 처리를 제거하여, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합을 위한 거리를 필요없게 한다. 이는 셀 어레이가 축소된 면적을 갖도록 한다.
본 발명에 따른 반도체 디바이스는, 컨택트 플러그와 반도체층이, 컨택트 플러그로부터의 불순물의 확산이 아니라 금속화 영역을 통해 서로 접속되어 있는 특징이 있다. 이러한 구조는, 컨택트 플러그로부터의 불순물 확산을 위한 열 처리를 제거하여, 불순물 확산용 정합을 위한 거리를 필요없게 한다. 이는 반도체 디바이스가 축소된 크기를 갖도록 한다.
본 발명에 따른 반도체 메모리 디바이스의 제조 방법은, 메모리 노드 컨택트 플러그가 금속화 영역을 통해 반도체층에 접속되어 있는 특징이 있다. 이러한 방법은. 메모리 노드 컨택트 플러그로부터의 불순물 확산을 위한 열 처리를 제거하여, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합을 위한 거리를 필요없게 한다. 이는, 셀 어레이가 축소된 면적을 갖도록 한다.
본 발명에 따른 반도체 디바이스의 제조 방법은, 컨택트 플러그와 반도체층이 금속화 영역을 통해 서로 접속되어 있는 특징이 있다. 이러한 방법은 컨택트 플러그로부터의 불순물 확산을 위한 열 처리를 제거하여, 불순물 확산용 정합을 위한 거리를 필요없게 한다. 이는 반도체 디바이스가 축소된 크기를 갖도록 한다.
이하에, (본 발명에 따른 반도체 메모리 디바이스로서의) DRAM 및 그 제조 방법에 대하여, 첨부된 도면을 참조하여 설명한다.
<제1 실시예>
도 1은 본 실시예에 따른 DRAM의 메모리 셀의 단면도이다.
트렌치 벽부(10a)에 의해 분리된 트렌치 TR이 형성되어 있는 반도체 기판(기판)(10)이 도시되어 있다. 트렌치 TR의 내벽 표면으로부터 규정된 깊이를 갖는 제1 n형 반도체층(12)이 도시되어 있다. 이것은 메모리 캐패시터의 플레이트 전극 PL로서 기능을 한다.
트렌치 TR의 내벽 표면을 피복하는 캐패시터 절연막(13)이 도시되어 있다. 캐패시터 절연막(13)의 내측에 매립된 폴리실리콘으로 이루어지는 제2 n형 반도체층(14)이 도시되어 있다. 이것은 메모리 캐패시터의 메모리 노드 전극 MN으로서 기능을 한다.
상기한 바와 같이 하여, 제1 n형 반도체층(12)(플레이트 전극 PL), 캐패시터 절연막(13) 및 제2 n형 반도체층(14)(메모리 노드 전극 MN)으로 메모리 캐패시터가 구성되어 있다.
상기의 메모리 캐패시터를 피복하는 산화실리콘의 층간 절연막(15)이 도시되어 있다. 이것은 활성 영역 AA로서 기능을 하는 결정 실리콘의 제3 n형 반도체층(16)으로 피복된다.
제3 n형 반도체층(16)(활성 영역 AA)은, 산화실리콘으로 이루어지는 STI형의 소자 분리 절연막(17)으로 분리되어 있다. 소자 분리 절연막(17)과 제3 n형 반도체층(16)(활성 영역 AA)의 경계에 형성되며, 제2 n형 반도체층(14)(메모리 노드 전극 MN)에 도달하는 메모리 노드 컨택트홀 MH에, 폴리실리콘으로 이루어지는 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)이 매립되어 있다.
제3 n형 반도체층(16)(활성 영역 AA)은 채널 형성 영역과 이것을 홀딩하는 소스-드레인 영역(도시 생략)을 포함한다. 채널 형성 영역에 대응하는 제3 n형 반도체층(16)(활성 영역 AA)의 일부 상에 그 아래 게이트 절연막을 개재하여 게이트 전극(19)이 형성되어 있다. 상술된 구성요소들은 MOSFET를 구성한다.
게이트 전극(19)의 상층에는, (예를 들면) 질화실리콘으로 이루어지는 오프셋 절연막(21)이 형성된다. 게이트 전극(19)의 양 측부 상에는 (예를 들면) 질화실리콘으로 이루어지는 측벽 절연막(22, 22a)이 형성되어 있다. 게이트 전극의 메모리 노드 컨택트 플러그 MNC에 가까이 형성된 측벽 절연막(22a)은, 다른 측벽 절연막(22)보다 폭이 좁게 되어 형성되어 있다.
제3 n형 반도체층(16)의 표면에서, 측벽 절연막(22a)은 측벽 절연막보다 좁아서, 제3 n형 반도체층(16)의 표면이 측벽 절연막(22a)에 의해 완전히 피복되지 않고 부분적으로 노출된다. 이러한 부분적으로 노출된 표면 및 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면은 코발트 또는 니켈의 금속화 영역으로서 금속 실리사이드층(23)으로 모두 피복된다. 이러한 금속화 영역은 제3 n형 반도체층(16)에 형성된 MOSFET의 (메모리 노드 컨택트 플러그 MNC에 가까운) 소스-드레인을 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)에 전기적으로 접속시킨다. 금속 실리사이드층(23)은, 제3 n형 반도체층(16)의 표면의 적어도 일부 및 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면의 적어도 일부와 일체로 형성되어 있으면 된다.
또한, MOSFET의 다른쪽의 소스-드레인에 접속하는 금속 실리사이드층(23a)이 형성되어 있다. 이 층은 (도시하지 않은) 비트 컨택트를 통해 비트선에 접속되어 있다. 또한, 게이트 전극(19)은 워드선에 접속되어 있다.
이상과 같이 각각 구성된 메모리 셀은 매트릭스 패턴으로 집적되어, DRAM을 형성한다.
상기의 메모리 셀로 구성된 DRAM은 다음의 이점을 제공한다. MOSFET와 메모리 캐패시터는, 층간 절연막(15)을 사이에 두고 수직으로 차례로 쌓여 배치된다. 이러한 구조는 활성 영역 AA에 의해 강요된 제한을 완화시키고, 메모리 캐패시터의 면적이 최대화되도록 한다. 트렌치를 불필요하게 깊게 팔 필요가 없고, 트렌치는 개구경을 크게 취할 수 있다. 이는 포토리소그래피 공정을 용이하게 하여, 에칭 시간의 길이를 상당히 단축한다.
제3 n형 반도체층(16)에 형성된 MOSFET의 메모리 노드 컨택트 플러그 MNC측의 소스-드레인은, 메모리 노드 컨택트 플러그 MNC로부터의 불순물의 확산이 아니라 금속 실리사이드층(23)에 의해 메모리 노드 컨택트 플러그 MNC에 접속되어 있기 때문에, 메모리 노드 컨택트 플러그 MNC로부터의 불순물 확산을 위한 열 처리는 불필요하게 된다. 따라서, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없다. 이는 셀 어레이 면적 축소를 가능하게 한다.
본 실시예에 따른 상기의 DRAM의 제조 방법에 대하여 첨부된 도면을 참조하여 설명한다.
우선, 도 2의 (a)의 구조에 이르기까지에 대하여 설명한다.
반도체 기판(기판)(10) 상에 마스크층이 형성되어 있다. 이러한 마스크층은 트렌치 패턴에 맞는 개구를 갖는다. 이러한 마스크를 통해 에칭을 행하여, 반도체 기판(10)에 트렌치 TR을 형성한다.
트렌치 TR의 내벽 표면으로부터 규정된 깊이로 (메모리 캐패시터의 플레이트 전극 PL로 되는) 제1 n형 반도체층(12)을 형성한다. 마스크층(11)을 제거한다. CVD(Chemical Vapor Deposition)법 등에 의해 트렌치 TR의 내벽 표면에 캐패시터 절연막(13)를 형성한다.
트렌치 TR을 매립하여 제2 n형 반도체층(14)(메모리 노드 전극 MN)을 형성한다. 반도체 기판(10) 및 제2 n형 반도체층(14)을 완전히 피복하는 산화실리콘으로 이루어지는 층간 절연막(15)을 형성한다. 이러한 공정은 다음 방식으로 수행될 수도 있다. 트렌치 TR을 매립하여 제2 n형 반도체층(14)이 트렌치 TR의 상단보다 두껍게 한다. 상면으로부터 트렌치 벽부(10a)까지의 영역은 층간 절연막(15)으로 이루어져 제2 n형 반도체층(14)은 각각의 트렌치 TR로 분할된다.
다음으로, 도 2의 (b)에 도시된 이어지는 공정들을 설명한다. SOI 기판을 형성하는 방법과 마찬가지의 방법에 의해, (50∼150㎚ 두께의) 결정 실리콘으로 이루어지는 제3 n형 반도체층(16)이 층간 절연막(15)의 상층에 형성된다.
이러한 공정은 다음에 따라 수행된다. 제2 실리콘 반도체 기판을 층간 절연막(15)에 접합한다. 제2 반도체 기판의 표면은 접지되고 연마되어, 원하는 두께의 결정 실리콘층이 남는다. 선택적으로, 제2 실리콘 반도체 기판은 규정된 깊이로 미리 수소 확산되어, 층간 절연막(15)에 접합된다. 수소가 확산된 영역은 열 처리에 의해 제거되어 결정 실리콘층이 남는다.
도 3의 (a)에 도시한 바와 같이, STI법에 의해, 소자 분리 절연막(17)을 형성한다. 실리콘을 선택적으로 제거하고, 산화실리콘에서 정지하는 에칭 가스를 이용한 제거를 위해 소자 분리 영역이 형성되어 있는 제3 n형 반도체층(16)에 에칭이 행해진다. 생성된 개구부 내에 (산화실리콘 등의) 절연체를 매립한다. 연마 처리 에 의해 개구부로부터 투영된 절연체가 제거된다.
소자 분리 절연막(17)에 의해 분리되는 활성 영역 AA는, 트렌치 TR의 상방에 위치하도록 배치한다.
도 3의 (b)에 도시한 바와 같이, 웰 형성을 위한 이온 주입, 임계값 조정을 위한 이온 주입 및 열 처리를 행한 후, 제3 n형 반도체층(16)의 표면에 (도시하지 않은) 게이트 절연막을 형성한다. 폴리실리콘으로 이루어지는 게이트 전극(19)은 그 상층에 질화실리콘의 오프셋 절연막(21)을 통해 패턴 가공된다.
도 4의 (a)에 도시한 바와 같이, CVD법에 의해 (약 150㎚의) 질화실리콘을 전면에 걸쳐 성막한다. 에치백을 실시함으로써, 게이트 전극(19) 및 오프셋 절연막(21)의 양 측부에 측벽 절연막(22)을 형성한다.
또한, 측벽 절연막(22) 형성 전 및 형성 후에 도전성 불순물을 이온 주입하여, LDD 구조의 소스-드레인 영역을 형성할 수 있다. 이 경우에는 측벽 절연막(22)이 LDD 구조를 형성하기 위한 오프셋 스페이서로서 기능한다. 또한, 측벽 절연막(22) 형성 전 또는 형성 후 중 어느 일회에 소스-드레인 영역을 형성할 수도 있다.
도 4의 (b)에 도시한 바와 같이, 포토리소그래피 공정에 의해, 패턴의 레지스트막 R1을 패턴 형성한다. 이러한 패턴은 메모리 노드 컨택트 플러그가 형성되어 있는 영역을 개구하는데 추후에 사용된다.
메모리 노드 컨택트홀의 개구는 측벽 절연막(22)을 자기 정합 마스크로서 사용하여 이루어지기 때문에, 레지스트막 R1의 패턴의 개구는 메모리 노드 컨택트홀의 개구에 대한 소정량의 마진을 이용하여 형성될 수 있다.
도 5의 (a)에 도시한 바와 같이, 레지스트막 R1의 개구 영역 내에서, 자기 정합 마스크로서의 측벽 절연막(22)을 통해 반응성 이온 에칭(RIE) 등의 이방성 에칭을 행한다. 이러한 공정은 제2 n형 반도체 영역(14)(메모리 노드 전극 MN)에 도달하는 메모리 노드 컨택트홀 MH를 형성한다.
메모리 노드 컨택트홀 MH는 제3 n형 반도체층(16)으로부터 소자 분리 절연막(17)까지 범위의 영역에서 개구된다. 따라서, 측벽 절연막(22)은 소자 분리 절연막(17)을 구성하는 산화실리콘과 상이한 선택비를 갖는 질화실리콘으로 형성된다.
이 후, 애싱 처리 등에 의해, 레지스트막 R1을 제거한다.
도 5의 (b)에 도시한 바와 같이, CVD법에 의해 폴리실리콘을 성막하여, 메모리 노드 컨택트홀 MH를 매립시키고 전면을 피복한다. 이러한 방법에 의해, 제4 반도체층(18a)을 형성한다.
도 6의 (a)에 도시한 바와 같이, 메모리 노드 컨택트홀 MH의 내부에 성막된 제4 반도체층(18a)을 남기도록 에치백을 행한다. 이러한 방법으로, 제2 n형 반도체층(14)(메모리 노드 전극 MN)에 접속하는 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)이 얻어진다.
상기 공정에서, 비트 컨택트 영역도 폴리실리콘으로 매립되기 때문에, 사전에 마스크제를 매립해 놓고, 후에 이 마스크제를 제거하는 경우에 폴리실리콘이 비트 컨택트 영역에 남는 것을 방지할 수 있다. 또한, 통상은 비트 컨택트 영역이 메모리 노드 컨택트홀보다 넓기 때문에, 메모리 노드 컨택트 플러그로서 성막될 폴리실리콘의 막 두께를 적절하게 제어하는 경우에 폴리실리콘이 비트 컨택트 영역에 남는 것을 방지할 수 있다.
도 6의 (b)에 도시한 바와 같이, 레지스트막 R2이 포토리소그래피 공정에 의해 패턴 형성된다. 패턴은 메모리 노드 컨택트 플러그 MNC에 인접하는 측벽 절연막(22)의 개구에 대응한다. 이러한 패턴은 상기의 레지스트막 R1과 동일할 수 있다.
도 7의 (a)에 도시한 바와 같이, 레지스트막 R2의 개구 영역 내에서, (습식 에칭 등의) 에칭이 행해져, 측벽 절연막(22)의 표면을 후퇴시킨다.
에칭의 결과로서, 측벽 절연막(22a)은 후퇴 전보다 좁아져, 제3 n형 반도체층(16)의 표면이 부분적으로 노출된다.
이 후, 애싱 처리 등에 의해, 레지스트막 R2를 제거한다.
도 7의 (b)에 도시한 바와 같이, (이전 공정에서 노출된) 제3 n형 반도체층(16)의 표면과, 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면 상에, (코발트 또는 니켈 등의 금속화 영역으로서) 금속 실리사이드층(23)이 일체로 형성된다. 이러한 방법에 의해, 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)으로부터 제3 n형 반도체층(16)으로의 불순물 확산을 위한 종래의 열 처리는 불필요하게 된다.
또한, 표면이 후퇴하지 않은 측벽 절연막(22)에 가까운 비트 컨택트 영역 대응하는 제3 n형 반도체층(16)의 부분 상에도 금속 실리사이드층(23a)이 형성된다.
실리콘이 노출되어 있는 영역에 자기 정합적으로 금속 실리사이드층(23, 23a)이 형성된다.
이후에는, 비트 컨택트를 통해 비트선이 접속되고, 게이트 전극(19)에 워드선이 접속된다. 이러한 방법으로, 도 1에 도시한 구조의 DRAM을 얻을 수 있다.
DRAM 제조를 위해 본 실시예에서 사용된 방법은 다음의 이점을 제공한다. 제3 n형 반도체층(16)에 형성된 MOSFET의 (메모리 노드 컨택트 플러그 MNC에 가까운) 소스-드레인은, 메모리 노드 컨택트 플러그 MNC로부터 확산된 불순물 대신 금속화 영역 (또는 금속 실리사이드층(12))에 의해 메모리 노드 컨택트 플러그 MNC에 접속된다. 이러한 구조는 메모리 노드 컨택트 플러그 MNC로부터의 불순물 확산을 위한 열 처리를 불필요하게 한다. 따라서, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없다. 그 결과 셀 어레이는 축소된 면적을 갖는다.
본 실시예에서, 메모리 노드 컨택트홀을 개구하는데 사용되는 레지스트 마스크는 산화실리콘 또는 질화실리콘의 하드 마스크로 대체될 수 있다. 하드 마스크는 메모리 노드 컨택트 플러그가 폴리실리콘으로 매립될 때 유지될 수 있다. 이러한 방법에서, 매립된 측벽 절연막의 표면을 후퇴시키는 에칭을 위해 마스크로서 하드 마스크를 사용할 수 있다.
이 경우, 메모리 노드 컨택트 플러그가 매립될 때의 어스펙트비는 클 수 있다. 비트 컨택트 영역에서 전면 에치백이 행해질 때 폴리실리콘이 만족스럽게 에치 오프되지 않는 경우가 존재할 수 있다. 이 경우에도, 상기의 하드 마스크는 비트 컨택트 영역을 피복하므로 폴리실리콘이 매립될 가능성은 없다. 높이 조정을 한 후에 하드 마스크를 제거하면 메모리 노드 컨택트홀 내에 폴리실리콘이 정확히 매립된다.
<제2 실시예>
도 8은 본 실시예에 따른 DRAM의 메모리 셀의 단면도이다.
이러한 DRAM은, 게이트 전극(19)의 상에 오프셋 절연막이 존재하지 않고, 게이트 전극(19)의 메모리 노드 컨택트 및 비트 컨택트에 가까운 게이트 전극(19)의 양 측부에 측벽 절연막(24)이 존재하며, 게이트 전극(19)의 표면에도 금속 실리사이드층(19a)이 존재하는 점을 제외하면, 제1 실시예와 실질적으로 동일하다.
본 실시예에 따른 DRAM은, 제3 n형 반도체층(16)에 형성된 MOSFET의 (메모리 노드 컨택트 플러그 MNC에 가까운) 소스-드레인이 메모리 노드 컨택트 플러그 MNC로부터 확산된 불순물이 아니라 금속화 영역(또는 금속 실리사이드층(23))에 의해 메모리 노드 컨택트 플러그 MNC에 접속되는 특징이 있다. 이러한 구조는, 메모리 노드 컨택트 플러그 MNC로부터의 불순물 확산을 위한 열 처리를 불필요하게 한다. 따라서, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없다. 그 결과, 셀 어레이가 축소된 면적을 갖는다.
본 실시예에 따른 DRAM의 제조 방법에 대하여 첨부된 도면을 참조하여 설명한다.
우선, 도 9의 (a)에 도시된 단계에 이를 때까지의 공정은, 제1 실시예에서의 도 6의 (a)에 도시된 공정과 마찬가지이다.
도 9의 (b)에 도시한 바와 같이, 오프셋 절연막(21) 및 측벽 절연막(22)을 제거하기 위해 실리콘 또는 산화실리콘에 대하여 질화실리콘을 선택적으로 에칭하여 제거한다.
도 10의 (a)에 도시한 바와 같이, 질화실리콘은 CVD법에 의해 전면에 걸쳐 성막된다. 그 후, 에치백을 행하여, 게이트 전극(19)의 양 측부에 새로운 측벽 절연막(24)을 형성한다.
여기서, 새로운 측벽 절연막(24)은 상기의 측벽 절연막(22)보다 폭이 좁아야 한다. 성막될 질화실리콘의 두께를 제어함으로써 이러한 목적이 달성된다.
이는 측벽 절연막의 표면을 후퇴시킨 것과 마찬가지의 효과를 발생시킨다. 그 결과, 제3 n형 반도체층(16)의 표면이 부분적으로 노출된다.
본 실시예에서는, 상술한 바와 같이 게이트 전극(19) 상의 오프셋 절연막(21)이 제거되어, 새로운 측벽 절연막(24)의 형성 시의 게이트가 오프셋 절연막(21)만큼 낮게 된다. 따라서, 통상의 측벽 형성 공정은, 이전 공정에서 형성된 측벽 절연막(22)보다 좁은 측벽 절연막(24)을 자연스럽게 형성한다.
도 10의 (b)에 도시한 바와 같이, (이전 공정에서 노출된) 제3 n형 반도체층(16)의 표면과, 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면 상에, (코발트 또는 니켈 등의 금속화 영역으로서) 금속 실리사이드층(23)이 일체로 형성된다. 이러한 방법에 의해, 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)으로부터 제3 n형 반도체층(16)으로의 불순물 확산을 위한 종래의 열 처리는 불필요하게 된다.
또한, 표면이 후퇴되지 않은 측벽 절연막(22)에 인접한 비트 컨택트 영역에 대응하는 제3 n형 반도체층(16)의 부분에 금속 실리사이드층(23a)이 형성된다.
이전 공정에서 형성된 측벽 절연막(22)은 비트 컨택트 영역에서 제고된다. 메모리 노드 컨택트의 측만큼 좁은 새로운 측벽 절연막(24) 형성된다. 제3 n형 반도체층(16)에 금속 실리사이드층(23a)이 형성된다. 상기와 같이, 측벽의 폭이 메모리 노드측과 동일할 수 있기 때문에, 소스-드레인 프로파일을 비트 컨택트측과 메모리 노드 컨택트측에서 동일하게 할 필요가 있는 경우에는, 본 실시예가 효과적이다.
이전 공정에서 형성된 측벽 절연막(22)은 비트 컨택트 영역에서 제고된다. 메모리 노드 컨택트의 측만큼 좁은 새로운 측벽 절연막(24) 형성된다. 제3 n형 반도체층(16)에 금속 실리사이드층(23a)이 형성된다. 상기와 같이, 측벽의 폭이 메모리 노드측과 동일할 수 있기 때문에, 소스-드레인 프로파일을 비트 컨택트측과 메모리 노드 컨택트측에서 동일하게 할 필요가 있는 경우에는, 본 실시예가 효과적이다.
또한, 게이트 전극(19)의 표면 상에도 금속 실리사이드층(19a)이 형성된다.
이 경우, 금속 시리사이드층들(23, 23a, 19a)은, 실리콘이 표면 상에 노출되는 영역에 자기 정합적으로 형성된다.
이후에는, 비트 컨택트를 통해 비트선이 접속되고, 게이트 전극(19)에 워드선이 접속된다. 이러한 방법으로, 도 1에 도시한 구조의 DRAM이 얻어진다.
DRAM의 제조를 위해 본 실시예에서 사용되는 방법은 다음의 이점을 제공한다. 제3 n형 반도체층(16)에 형성된 MOSFET의 (메모리 노드 컨택트 플러그 MNC에 가까운) 소스-드레인은, 메모리 노드 컨택트 플러그 MNC로부터 확산된 불순물이 아니라 금속화 영역(또는 금속 실리사이드층(12))에 의해 메모리 노드 컨택트 플러그 MNC에 접속된다. 이러한 구조는 메모리 노드 컨택트 플러그 MNC로부터의 불순물 확산을 위한 열 처리를 불필요하게 한다. 따라서, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없다. 그 결과 셀 어레이가 축소된 면적을 갖는다.
<제3 실시예>
도 11은 본 실시예에 따른 DRAM의 메모리 셀의 주요부 단면도이다.
이러한 DRAM은, 메모리 노드 컨택트홀 MH의 측벽 표면에 원통형의 절연막(18b)이 형성되어 있고, 원통형의 절연막(18b)의 내측에 메모리 노드 컨택트 플러그(18)가 형성되어 있는 점을 제외하면, 제1 실시예에서의 DRAM과 실질적으로 동일하다.
원통형의 절연막(18b)은 약 1㎚의 두께 L1을 갖는다. 원통형의 절연막(18b)은 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)으로부터 제3 n형 반도체층(16)으로의 불순물의 확산을 완전하게 방지한다. 따라서, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없다. 그 결과 셀 어레이가 축소된 면적을 갖는다.
제3 n형 반도체 영역(16)의 채널 형성 영역 상에, 아래에 게이트 절연막(19a)을 개재하여 게이트 전극(19) 및 오프셋 절연막(21)이 형성되어 있다. 메모리 노드 컨택트 플러그의 측부에서 폭이 좁은 측벽 절연막(22a)이 존재한다. 측벽 절연막(22a)으로부터 연장되어 노출된 표면에 형성된 금속 실리사이드층(23c)이 존재한다. 또한, 비트 컨택트의 측부에서의 표면에도 금속 실리사이드층(23a)이 형성되어 있다.
또한, 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면 상에 형성되는 금속 실리사이드층(23b)이 존재한다. 금속 실리사이드층(23b)은, 원통형의 절연막(18b)의 상부를 타고 넘는 금속 실리사이드층(23d)을 지나 금속 실리사이드층(23c)에 접속된다.
도 12는 본 실시예에 따른 방법에 의해 제조된 DRAM의 메모리 셀의 주요부를 도시하는 단면도이다.
제1 실시예의 제조 방법과 마찬가지이지만, 본 제조 방법은, 메모리 노드 컨택트홀 MH를 형성하는 공정, 메모리 노드 컨택트홀 MH의 측벽 표면에 원통형의 절연막(18b)을 형성하는 공정, 및 원통형의 절연막(18b)의 내측에 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)을 형성하는 공정을 포함한다.
이와 같은 상태에서, 제3 n형 반도체층(16)의 표면 및 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면 상에 금속 실리사이드층이 형성된다. 원통형의 절연막(18b)이 약 1㎚만큼 얇은 경우, 금속 실리사이드층(23d)은 원통형의 절연막의 상부를 타고 넘어 형성되어, 제3 n형 반도체층(16)의 표면과 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면 모두에, 금속 실리사이드층(23)을 일체로 형성할 수 있다.
<제4 실시예>
도 13은 본 실시예에 따른 DRAM의 메모리 셀의 주요부 단면도이다.
제3 실시예에서와 마찬가지로, 본 실시예에 따른 DRAM은 메모리 노드 컨택트홀 MH의 측벽 표면에 원통형의 절연막(18b)이 형성되어 있다. 또한, 원통형의 절연막(18b)의 내측에 메모리 노드 컨택트 플러그(18)가 형성되어 있다.
원통형의 절연막(18b)은 약 10㎚의 두께 L2를 갖는다. 원통형의 절연막(18b)은 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)으로부터 제3 n형 반도체층(16)으로의 불순물의 확산을 완전하게 방지한다. 따라서, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없다. 그 결과 셀 어레이는 축소된 면적을 갖는다.
제3 실시예와 마찬가지로, 본 실시예에 따른 DRAM은 제3 n형 반도체 영역(16)의 채널 형성 영역 상에, 아래에 게이트 절연막(19a)을 개재하여 게이트 전극(19) 및 오프셋 절연막(21)이 형성되어 있다. 또한, 측벽 절연막(22a)으로부터 연장되어 노출된 표면에 금속 실리사이드층(23c)이 형성되어 있다. 또한, 비트 컨택트의 측부에서의 표면 상에도 금속 실리사이드층(23a)이 형성되어 있다.
또한, 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면 상에 형성되는 금속 실리사이드층(23b)이 존재한다. 금속 실리사이드층(23b)은, 원통형의 절연막(18b)의 상부를 타고 넘는 금속 실리사이드층(23d)을 지나 금속 실리사이드층(23c)에 접속된다.
도 14의 (a) 및 (b)는 본 실시예에 따른 방법에 의해 제조된 DRAM의 메모리 셀의 주요부를 도시하는 단면도이다.
본 실시예에서는, 도 14의 (a)에 도시한 바와 같이, 원통형의 절연막(18b)의 막 두께 L2가 제3 실시예보다 두껍다. 제조 공정에서 에칭이 반복됨에 따라 원통형의 절연막(18b)의 상부의 표면은 제3 n형 반도체층(16)과 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면보다 낮아진다. 결국, 제3 n형 반도체층(16), 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 (원통형의 절연막(18b)에 가까운) 측 및 원통형의 절연막(18b)의 상면으로 오목부 C가 형성된다.
이러한 경우, 제3 n형 반도체층(16)의 표면과 제4 반도체층(18)(메모리 노드 컨택트 플러그 MNC)의 표면 상에 오목부 C를 타고 넘는 실리사이드층을 형성할 수 없다.
본 실시예는 다음 방식으로 이러한 문제를 다루도록 설계된다. 도 14의 (b)에 도시한 바와 같이, 오목부 C는 오목부 C의 전면에 걸쳐 폴리실리콘의 도전막을 형성한 후 에치백함으로써, 도전막(23d')이 매립된다. 이 상태에서 실리사이드화 처리를 실시함으로써, 도 13에 도시한 바와 같이, 도전막(23d’)이 실리사이드로 변환되도록 실리사이드로의 변환 처리가 행해진다. 최종 금속 실리사이드층(23d)은 원통형의 절연막(18b)의 상부를 타고 넘어, 금속 실리사이드층(23b)과 금속 실리사이드층(23c)을 서로 접속시킨다.
상기의 설명은 본 발명의 범위를 한정할 의도는 아니다.
상기 실시예들은 DRAM의 메모리 노드 컨택트 플러그에서의 반도체층과의 접합 구조를 나타낸다. 그러나, 본 발명은 DRAM 및 (DRAM 이외의) 반도체 디바이스의 그 밖의 구조 및 그 제조 방법에 적용될 수 있다. 이러한 구조에서, 기판 상의 하부 구조는 (그 밖의 상부에 위치되는) 절연막과 반도체층으로 피복되고, 반도체층을 하부 구조에 접속시키는 컨택트 플러그가 형성된다.
제3 및 제4 실시예는, 메모리 노드 컨택트홀의 내벽 표면에 원통형의 절연막이 형성된 제1 실시예에 따른 DRAM을 나타내고 있다. 그러나, 본 발명은 제2 실시예에 따른 DRAM의 구조 및 DRAM 이외의 그 밖의 반도체 디바이스의 구조에 적용될 수 있다.
그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명의 반도체 메모리 디바이스는 메모리 용량이 증가되고 크기가 축소된 DRAM에 적용될 수 있다.
본 발명에 따른 반도체 메모리 디바이스의 제조 방법은, 는 메모리 용량이 증가되고 크기가 축소된 DRAM의 제조에 적용될 수 있다.
본 발명의 반도체 디바이스는 크기가 축소된 반도체 디바이스에 적용될 수 있다.
본 발명의 반도체 디바이스의 제조 방법은 크기가 축소된 반도체 디바이스의 제조에 적용될 수 있다.
본 발명의 반도체 기억 장치에서는, 기억 노드 컨택트 플러그와 반도체층은, 기억 노드 컨택트 플러그로부터의 불순물의 확산이 아니라 금속화 영역에 의해 접속되어 있기 때문에, 기억 노드 컨택트 플러그로부터의 불순물 확산을 위한 열 처리는 불필요하게 되고, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없어, 셀 어레이 면적의 축소가 가능하게 된다.
본 발명의 반도체 장치는, 컨택트 플러그와 반도체층은, 컨택트 플러그로부터의 불순물의 확산이 아니라 금속화 영역에 의해 접속되어 있기 때문에, 컨택트 플러그로부터의 불순물 확산을 위한 열 처리는 불필요하게 되며, 불순물 확산을 고려한 정합 거리를 확보할 필요가 없어, 반도체 장치의 축소가 가능하게 된다.
본 발명의 반도체 기억 장치의 제조 방법은, 기억 노드 컨택트 플러그와 반도체층을 금속화 영역에 의해 접속함으로써, 기억 노드 컨택트 플러그로부터의 불순물 확산을 위한 열 처리는 불필요하게 되며, 컨택트홀 형성의 리소그래피와 게이트 전극 형성의 리소그래피의 정합 거리를 확보할 필요가 없어, 셀 어레이 면적의 축소가 가능하게 된다.
본 발명의 반도체 장치의 제조 방법은, 컨택트 플러그와 반도체층을 금속화 영역에 의해 접속함으로써, 컨택트 플러그로부터의 불순물 확산을 위한 열 처리는 불필요하게 되며, 불순물 확산을 고려한 정합 거리를 확보할 필요가 없어, 반도체 장치의 축소가 가능하게 된다.
본 발명의 반도체 기억 장치는, 대용량화 및 미세화가 진행된 DRAM으로서 적용할 수 있다.
본 발명의 반도체 기억 장치의 제조 방법은, 대용량화 및 미세화가 진행된 DRAM을 제조하는 방법에 적용할 수 있다.
본 발명의 반도체 장치는, 미세화가 진행된 반도체 장치로서 적용할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 미세화가 진행된 반도체 장치를 제조하는 방법에 적용할 수 있다.
Claims (13)
- 메모리 노드 전극을 갖는 메모리 캐패시터와 트랜지스터를 각각이 포함하는 복수의 메모리 셀들이 배치되어 이루어지는 반도체 메모리 디바이스로서,트렌치 벽부에 의해 서로 분리된 복수의 트렌치가 나란히 형성되어 있는 기판과,상기 트렌치의 내벽 표면으로부터 규정된 깊이로 형성된 플레이트 전극과,상기 트렌치의 내벽 표면을 피복하는 캐패시터 절연막과,상기 캐패시터 절연막을 개재하여 상기 트렌치를 매립하는 메모리 노드 전극과,상기 기판 및 상기 메모리 노드 전극을 완전히 피복하는 층간 절연막과,상기 층간 절연막 상에 형성되며, 상기 트랜지스터가 형성되어 있는 반도체층과,상기 반도체층의 표면으로부터 상기 메모리 노드 전극에 도달하도록 형성된 컨택트홀에 매립되는 메모리 노드 컨택트 플러그와,상기 반도체층이 상기 메모리 노드 컨택트 플러그에 전기적으로 접속되도록, 상기 반도체층의 표면의 적어도 일부 및 상기 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 형성된 금속화 영역과,상기 컨택트홀의 측벽 표면에 형성된 원통형 절연막 - 상기 원통형 절연막의 내측에는 상기 메모리 노드 컨택트 플러그가 형성되어 있음 - 과,상기 반도체층, 상기 메모리 노드 컨택트 플러그의 상기 원통형 절연막측의 측면 및 상기 원통형 절연막의 상부 표면으로 둘러싸인 오목부에 매립된 도전막을 포함하고,상기 금속화 영역은, 상기 원통형 절연막의 상부를 넘어, 상기 반도체층의 표면의 적어도 일부 및 상기 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 형성되고,상기 원통형 절연막의 상부 표면이 상기 반도체층과 상기 메모리 노드 컨택트 플러그의 상부 표면보다 낮게 형성되며,상기 금속화 영역은 상기 도전막, 상기 반도체층의 표면의 적어도 일부 및 상기 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 형성되는, 반도체 메모리 디바이스.
- 제1항에 있어서,상기 트랜지스터는 상기 반도체층의 표면에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극의 양 측부에 형성된 측벽 절연막과, 상기 게이트 전극의 양 측부에서의 상기 반도체층 내에 형성된 소스-드레인 영역을 갖고,상기 반도체층의 표면 상의 상기 금속화 영역은 상기 게이트 전극 및 상기 측벽 절연막이 형성된 영역을 제외한 영역에 형성되어 있는, 반도체 메모리 디바이스.
- 삭제
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- 삭제
- 메모리 노드 전극을 갖는 메모리 캐패시터와 트랜지스터를 각각이 포함하는 복수의 메모리 셀들이 배치되어 이루어지는 반도체 메모리 디바이스의 제조 방법으로서,기판에 복수의 트렌치를 나란히 형성하는 공정과,상기 트렌치의 내벽 표면으로부터 규정된 깊이에 도달하는 플레이트 전극을 형성하는 공정과,상기 트렌치의 내벽 표면을 피복하는 캐패시터 절연막을 형성하는 공정과,상기 캐패시터 절연막을 개재하여 상기 트렌치를 매립하여 상기 메모리 노드 전극을 형성하는 공정과,상기 기판 및 상기 메모리 노드 전극의 전면에 걸쳐 층간 절연막을 형성하는 공정과,상기 층간 절연막 상에 반도체층을 형성하는 공정과,상기 반도체층의 표면으로부터 상기 메모리 노드 전극에 도달하는 컨택트홀을 형성하는 공정과,상기 컨택트홀의 측벽 표면에 원통형 절연막을 형성하는 공정과,상기 컨택트홀을 도전성 재료로 매립하여 상기 원통형 절연막 내에 메모리 노드 컨택트 플러그를 형성하는 공정과,상기 원통형 절연막의 상부 표면을 상기 반도체층과 상기 메모리 노드 컨택트 플러그의 표면보다 낮게 형성하는 공정과,상기 반도체층과, 상기 메모리 노드 컨택트 플러그의 상기 원통형 절연막측의 측면과, 상기 원통형 절연막의 상부 표면으로 둘러싸인 오목부에 도전막을 매립하는 공정과,상기 반도체층을 상기 메모리 노드 컨택트 플러그에 전기적으로 접속하고 상기 반도체층의 표면의 적어도 일부 및 상기 메모리 노드 컨택트 플러그의 표면의 적어도 일부 상의 상기 도전막과 일체로 되도록, 상기 반도체층의 표면의 적어도 일부 및 상기 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 금속화 영역을 형성하는 공정을 포함하고,상기 금속화 영역은 상기 원통형 절연막의 상부 위로 연장되어, 상기 반도체층의 표면의 적어도 일부 및 상기 메모리 노드 컨택트 플러그의 표면의 적어도 일부와 일체로 형성되는, 반도체 메모리 디바이스의 제조 방법.
- 제6항에 있어서,상기 층간 절연막 상에 반도체층을 형성하는 공정 후에,상기 반도체층의 표면 상에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과,상기 게이트 전극의 양 측부에 측벽 절연막을 형성하는 공정과,상기 게이트 전극의 양 측부에서의 상기 반도체층 내에 소스-드레인 영역을 형성하는 공정을 더 포함하고,상기 컨택트홀을 형성하는 공정은 상기 측벽 절연막을 자기 정합(self-alignment)용 마스크로서 사용하여 이루어지는, 반도체 메모리 디바이스의 제조 방법.
- 제7항에 있어서,상기 컨택트홀을 형성하는 공정 후, 상기 금속화 영역을 형성하는 공정 전에, 상기 측벽 절연막의 표면을 후퇴(retreat)시켜 상기 반도체층의 표면의 적어도 일부를 노출시키는 공정을 더 포함하고,상기 금속화 영역은 노출된 상기 반도체층의 표면 상에 형성되는, 반도체 메모리 디바이스의 제조 방법.
- 제8항에 있어서,상기 측벽 절연막의 표면을 후퇴시키는 공정은 상기 측벽 절연막을 에칭하여 이루어지는, 반도체 메모리 디바이스의 제조 방법.
- 제8항에 있어서,상기 측벽 절연막의 표면을 후퇴시키는 공정은, 상기 측벽 절연막을 일단 제거하고, 상기 측벽 절연막보다 폭이 좁고 표면이 후퇴된 새로운 측벽 절연막을 형성하도록 이루어지는, 반도체 메모리 디바이스의 제조 방법.
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