JP4034648B2 - 活性領域限定用アラインキーを有する半導体素子及びその製造方法 - Google Patents
活性領域限定用アラインキーを有する半導体素子及びその製造方法 Download PDFInfo
- Publication number
- JP4034648B2 JP4034648B2 JP2002375597A JP2002375597A JP4034648B2 JP 4034648 B2 JP4034648 B2 JP 4034648B2 JP 2002375597 A JP2002375597 A JP 2002375597A JP 2002375597 A JP2002375597 A JP 2002375597A JP 4034648 B2 JP4034648 B2 JP 4034648B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- forming
- well
- scribe line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特にＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）駆動集積回路などに利用される高電圧素子としてウェルがあらかじめ形成された半導体基板上に活性領域を限定する時に正確なアラインメントのために使われるアラインキーを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＣＤ駆動集積回路などのように高電圧が印加される素子を具現するにあたり、高耐圧化を実現するために半導体基板に活性領域を限定する前に半導体基板にイオン注入を行った後で高温及び長時間のウェルドライブイン（Well Drive-In）工程を適用して深いウェルを形成する工程を行う。ところで、一般的なウェル形成工程では半導体基板上に段差が形成されないために前記深いウェルを形成した後で活性領域を限定するためのフォトリソグラフィ工程時にアラインするのに問題がある。
【０００３】
かかる問題を解決するために、従来技術による高電圧半導体素子製造方法では、半導体基板上に活性領域を限定する前に、フォトリソグラフィ工程を利用して前記半導体基板上にフォトレジスト膜を形成した後、これをマスクとして後続工程においてアラインメントが可能な段差が形成さるべく前記半導体基板をエッチングしてトレンチを形成し、後続工程においてアラインキーパターン形成が可能な段階まで前記トレンチにより形成される段差をアラインキーとして利用した。しかし、かかる従来技術では活性領域を限定する前にアラインキー形成のためのフォトリソグラフィ工程が追加されることにより素子の製造コストが上昇する問題がある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、深いウェルが形成された半導体基板上に活性領域を限定する時、正確なアラインメントを提供することにより高耐圧化が可能な高電圧素子を低レベルの製造コストで具現できる半導体素子を提供することである。
【０００５】
本発明の他の目的は、別途のフォトリソグラフィ工程を使用せずに活性領域を限定するにあたり、正確なアラインメントを提供できるアラインキーを活性領域を限定する前に深いウェル形成段階にて形成できる半導体素子の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、本発明の第１様態による半導体素子は、半導体基板のスクライブライン領域にて前記半導体基板の表面から第１深さを有する第１凹部により形成された第１段差部よりなるアラインキーと、前記半導体基板のウェル領域にて前記半導体基板の表面から前記第１深さと同じか浅い第２深さを有する第２凹部により形成された第２段差部とを含む。
【０００７】
前記ウェル領域はＰ型不純物でドーピングされたウェル領域であり、前記ウェル領域は１〜１２μｍのウェル接合深さを有する。
【０００８】
前記第２凹部にはそれぞれ活性領域及び前記活性領域を限定する素子分離領域が含まれており、前記素子分離領域はトレンチ素子分離領域またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）素子分離領域である。
【０００９】
前記目的を達成するために、本発明の第２様態による半導体素子は、半導体基板のスクライブライン領域において前記半導体基板の表面から第１深さを有する第１凹部により形成された第１段差部よりなるアラインキーと、前記半導体基板の第１ウェル領域において前記半導体基板の表面から第２深さを有する第２凹部により形成された第２段差部と、前記半導体基板の第２ウェル領域において前記半導体基板の表面から前記第１深さより浅い第３深さを有する第３凹部により形成された第３段差部とを含む。
【００１０】
望ましくは、前記第３段差部を構成する第３凹部は前記第２凹部と同じ深さを有する。
【００１１】
前記第１ウェル領域はＰウェル領域であり、前記第２ウェル領域はポケットＰウェル領域である。
【００１２】
また、前記第２凹部及び第３凹部にはそれぞれ活性領域及び前記活性領域を限定する素子分離領域が含まれており、前記素子分離領域はトレンチ素子分離領域またはＬＯＣＯＳ素子分離領域である。
【００１３】
前記他の目的を達成するために、本発明の第１様態による半導体素子の製造方法では、スクライブライン領域及び素子領域を有するＰ型のシリコン基板にＮウェルを形成する。前記Ｎウェルが形成された前記シリコン基板のうち前記スクライブライン領域の一部と前記素子領域の一部である第１領域とにだけＰ型ドーパントを注入する第１イオン注入を行う。前記シリコン基板の表面を酸化させて前記スクライブライン領域の一部及び前記第１領域にだけ所定厚さを有する第１酸化膜を形成する。前記第１領域に注入されたＰ型ドーパントを前記第１酸化膜が形成された前記シリコン基板内で拡散させて前記第１領域にＰウェルを形成する。前記スクライブライン領域に形成された前記第１酸化膜を除去して前記スクライブライン領域のシリコン基板表面に第１段差部を形成する。前記第１領域に形成された前記第１酸化膜を除去して前記Ｐウェルの表面に第２段差部を形成する。前記スクライブライン領域にて前記第１段差部を利用してアラインキーを形成する。
【００１４】
望ましくは、前記第１イオン注入段階にて注入された前記Ｐ型ドーパントはホウ素イオンであり、前記第１酸化膜は５００〜５０００Åの厚さを有すべく形成される。
【００１５】
また、前記Ｐウェルを形成する段階にて、前記Ｐウェルは前記シリコン基板の表面から１〜１２μｍの接合深さを有すべく形成される。
【００１６】
望ましくは、前記スクライブライン領域に形成された前記第１酸化膜を除去する段階及び前記第１領域に形成された前記第１酸化膜を除去する段階はそれぞれ湿式エッチング工程により行われる。
【００１７】
また望ましくは、前記第１段差部形成のための前記第１酸化膜除去段階及び前記第２段差部形成のための前記第１酸化膜除去段階は同時に行われる。
【００１８】
また、本発明の第１様態による半導体素子の製造方法では、前記Ｎウェルを形成する段階後に前記第１イオン注入段階前に、前記スクライブライン領域の一部及び前記第１領域だけを露出させる第１イオン注入マスクパターンを形成する段階をさらに含みうる。前記第１イオン注入マスクパターンはシリコン窒化膜よりなる。
【００１９】
また、本発明の第１様態による半導体素子の製造方法では前記アラインキーを形成する前に、前記第１段差部及び第２段差部が形成された前記シリコン基板のうち前記スクライブライン領域の一部及び前記素子領域の一部と異なる部分である第２領域にだけＰ型ドーパントを注入する第２イオン注入段階を含む。そして、前記シリコン基板の表面を酸化させて前記スクライブライン領域に形成された第１段差部及び前記第２領域にだけ所定厚さを有する第２酸化膜を形成する。前記第２領域に注入されたＰ型ドーパントを前記第２酸化膜が形成された前記シリコン基板内に拡散させて前記第２領域にポケットＰウェルを形成する。前記第１段差部に形成された前記第２酸化膜を除去して前記スクライブライン領域のシリコン基板表面にアラインキー形成用段差部を形成する。前記第２領域に形成された前記第２酸化膜を除去して前記ポケットＰウェルの表面に第３段差部を形成する。
【００２０】
望ましくは、前記ポケットＰウェルを形成する段階にて、前記ポケットＰウェルは前記Ｐウェルより浅い接合深さを有し、前記シリコン基板の表面から１〜１２μｍの接合深さを有すべく形成される。
【００２１】
また、望ましくは、前記第１段差部に形成された第２酸化膜を除去する段階及び前記第２領域に形成された前記第２酸化膜を除去する段階はそれぞれ湿式エッチング工程により行われる。前記アラインキー形成用段差部形成のための前記第２酸化膜除去段階及び前記第３段差部形成のための前記第２酸化膜除去段階は同時に行われる。
【００２２】
望ましくは、前記第１段差部を形成するための第１酸化膜除去段階では、前記スクライブライン領域の一部にて前記シリコン基板の表面に所定厚さの第１酸化膜残留層が残るように前記第１酸化膜の一部だけを除去する。前記第２イオン注入段階は前記スクライブライン領域の一部に前記第１酸化膜残留層が残っている状態で行われる。
【００２３】
前記アラインキー形成用段差部は前記第２段差部及び第３段差部より大きい段差を有する。
【００２４】
また本発明の第１様態による半導体素子の製造方法において、前記Ｎウェルを形成する段階後に前記第１イオン注入段階前に、前記スクライブライン領域の一部及び前記第１領域だけを露出させる第１イオン注入マスクパターンを形成する段階をさらに含み、前記第２イオン注入段階前に、前記スクライブライン領域の一部及び前記第２領域だけを露出させる第２イオン注入マスクパターンを形成する段階をさらに含む。望ましくは、前記第２イオン注入マスクパターンは前記第１イオン注入マスクパターンの上に形成される。前記第２イオン注入マスクパターンはシリコン窒化膜よりなる。
【００２５】
また、本発明の第１様態による半導体素子の製造方法では、前記アラインキー形成用段差部により形成される段差をアラインキーとして利用して前記シリコン基板上に活性領域を限定するためのフォトレジストパターンを形成する段階をさらに含みうる。
【００２６】
前記他の目的を達成するために、本発明の第２様態による半導体素子の製造方法では、シリコン基板のスクライブライン領域に前記シリコン基板の表面を一部露出させる第１シリコン窒化膜パターンを形成する。前記シリコン基板の露出された表面を酸化させて第１酸化膜を形成する。前記第１酸化膜を除去して前記スクライブライン領域に第１凹部により形成される第１段差部を形成する。前記第１段差部を利用して活性領域限定用アラインキーを形成する。
【００２７】
本発明によれば、すでに深いウェルが形成されている半導体基板にて活性領域を限定する時に、正確なアラインメントのために必要とするアラインキー形成工程のために別途のフォトリソグラフィ工程を追加する必要なく、比較的経済的な方法でアラインキーを形成できる。従って、高耐圧化が可能な高電圧素子の製造コストを下げられる。
【００２８】
【発明の実施の形態】
次に例示する実施例はさまざまな他の形態に変形でき、本発明の範囲が後述される実施例に限定されない。本発明の実施例は当業界における当業者に本発明をさらに完全に説明するために提供されるのもである。添付図面にて膜または領域などの大きさまたは厚さは明細書の明確性のために誇張されている。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜の上に直接存在することもあり、その間に第３の他の膜が介在することもある。
【００２９】
以下、添付された図面を参照して本発明の実施例を詳細に説明する。
【００３０】
図１ないし図１９は本発明の望ましい実施例による半導体素子の製造方法を説明するために工程順序により示された断面図である。本実施例では１５〜１２０Ｖレベルの高耐圧素子を形成するために半導体基板上に活性領域を限定する前にあらかじめ深いウェルを形成する工程を行う。前記活性領域を限定する時に、正確なアラインメントのために必要なアラインキーは前記深いウェル形成工程を通じて形成される。これについて詳細に説明すれば次の通りである。
【００３１】
まず図１に示したように、スクライブライン領域及び素子領域を有する半導体基板１０、すなわちＰ型のシリコン基板上にパッド酸化膜１２を約２００Åの厚さに形成する。
【００３２】
図２に示したように、前記パッド酸化膜１２が形成された前記半導体基板１０にＮ型ドーパントとしてリンイオン（Ｐ＋）を１．８ＭｅＶの加速電圧及び５．０×１０１２／ｃｍ３の注入量で全面的に注入してＮウェル１４を形成する。
【００３３】
図３に示したように、前記リンイオンが注入された半導体基板１０についてＰウェルを形成するためのイオン注入マスクを形成するために、まず前記パッド酸化膜１２上に第１シリコン窒化膜１６を約１０００Åの厚さに形成する。
【００３４】
図４に示したように、前記第１シリコン窒化膜１６上に第１フォトレジストパターン１８を形成し、これを利用して前記第１シリコン窒化膜１６をエッチングして第１イオン注入マスクパターン１６ａを形成する。前記第１イオン注入マスクパターン１６ａは、前記スクライブライン領域の一部と前記素子領域のうちＰウェル領域が形成される第１領域とにおいて前記パッド酸化膜１２が露出される状態で前記パッド酸化膜１２を覆う。
【００３５】
図５に示したように、第１イオン注入マスクパターン１６ａが形成された結果物上にＰ型ドーパントとしてホウ素イオン（Ｂ＋）を５００ＫｅＶの加速電圧及び８．０×１０１２／ｃｍ３の注入量で注入する。その結果、前記スクライブライン領域の一部と、前記素子領域のうちＰウェル領域が形成される第１領域とにだけホウ素イオンが注入される。
【００３６】
図６に示したように、前記第１フォトレジストパターン１８と、前記パッド酸化膜１２の露出された部分とを除去する。その結果、前記第１イオン注入マスクパターン１６ａを通じて、前記スクライブライン領域の一部と前記素子領域のうちＰウェル領域が形成される第１領域とにおいて前記半導体基板１０のシリコン表面が露出される。
【００３７】
図７に示したように、前記スクライブライン領域の一部と前記素子領域のうちＰウェル領域が形成される第１領域とにおいて露出される前記半導体基板１０のシリコン表面を酸素雰囲気下で酸化させ、前記スクライブライン領域の一部及び前記第１領域にだけ第１酸化膜２０を形成する。前記第１酸化膜２０は約５００〜５０００Åの厚さを有すべく形成されうる。望ましくは、前記第１酸化膜２０は約１０００Åの厚さに形成される。一般的に酸化工程による酸化膜形成工程において、前記半導体基板１０の酸化前のシリコン表面を基準とすると、形成されるシリコン酸化膜は、その全膜厚のうちの約４４％は前記シリコン酸化膜とシリコンとの界面が形成される下方に成長し、残りの約５６％は前記シリコン酸化膜の表面が形成される上方に成長することは一般的によく知られている。従って、前記第１酸化膜２０を約１０００Åの厚さに形成する時、前記第１酸化膜２０と前記半導体基板１０との界面は前記半導体基板１０の上面と約４４０Å程度の最大レベル差が形成されることが分かる。
【００３８】
図８に示したように、前記素子領域の第１領域に注入されたＰ型ドーパントを前記半導体基板１０内に拡散させるために約１１００℃の高温で約１３時間ウェルドライブイン工程を行う。その結果、前記半導体基板１０には素子領域の第１領域にＰウェル２４が形成される。前記Ｐウェル２４は前記半導体基板１０の表面から約１〜１２μｍの接合深さを有すべく形成される。
【００３９】
図９に示したように、前記第１イオン注入マスクパターン１６ａを通じて露出されている前記第１酸化膜２０をＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用する湿式エッチング工程により除去する。この時、前記第１酸化膜２０を完全に除去せず、前記スクライブライン領域の一部及び前記第１領域にて前記半導体基板１０の表面に所定厚さ、例えば約１５０Å程度の第１酸化膜残留層２０ａが残るようにする。場合によっては、前記第１酸化膜残留層２０ａを残さずに前記第１酸化膜２０を完全に除去した後、前記スクライブライン領域の一部及び前記第１領域にて前記半導体基板１０の表面に新しいパッド酸化膜を約１５０Åの厚さに形成することもできる。
【００４０】
図９に示されたように、前記第１酸化膜２０を一部除去した結果物として、前記半導体基板１０のうちスクライブライン領域及び第１領域には前記半導体基板１０の表面からΔＳ１の深さを有する凹部により形成される段差部が形成される。ここで、スクライブライン領域及び第１領域に形成された段差部は互いにほぼ同じ深さを有する。
【００４１】
図１０に示したように、前記段差部上に残っている第１酸化膜残留層２０ａ及び前記第１イオン注入マスクパターン１６ａを完全に覆うべく第２シリコン窒化膜２６を形成する。
【００４２】
図１１に示したように、前記第２シリコン窒化膜２６上に第２フォトレジストパターン２８を形成する。前記第２フォトレジストパターン２８は、前記スクライブライン領域の一部と素子領域のうちポケットＰウェルが形成される第２領域とにおいて前記第２シリコン窒化膜２６を露出させる。
【００４３】
図１２に示したように、前記第２フォトレジストパターン２８を利用して前記第２シリコン窒化膜２６及び第１イオン注入マスクパターン１６ａを順にエッチングして、エッチングされた第１イオン注入マスクパターン１６ｂ及びその上に積層されている第２イオン注入マスクパターン２６ａを形成する。前記第２イオン注入マスクパターン２６ａは前記スクライブライン領域の一部にて前記第１酸化膜残留層２０ａで覆われている前記半導体基板１０の段差部を露出させ、また素子領域のうちポケットＰウェル領域が形成される第２領域にて前記パッド酸化膜１２で覆われている前記半導体基板１０を露出させる。
【００４４】
図１３に示したように、第２イオン注入マスクパターン２６ａが形成された結果物上にＰ型ドーパントとしてホウ素イオンを３００ＫｅＶの加速電圧及び４．０×１０１２／ｃｍ３の注入量で注入する。その結果、前記スクライブライン領域の一部と前記第２領域とにだけホウ素イオンが注入される。
【００４５】
図１４に示したように、前記第２フォトレジストパターン２８と、前記パッド酸化膜１２の露出された部分と、前記スクライブライン領域の段差部に残っている前記第１酸化膜残留層２０ａとを除去する。その結果、前記第２イオン注入マスクパターン２６ａを通じて前記スクライブライン領域の段差部と前記素子領域のうちポケットＰウェルとが形成される第２領域とにおいて前記半導体基板１０のシリコン表面が露出される。
【００４６】
図１５に示したように、前記スクライブライン領域に形成された段差部と前記素子領域内の第２領域とにおいて露出される前記半導体基板１０のシリコン表面を酸素雰囲気で酸化させ、前記スクライブライン領域の一部及び前記第２領域にだけ第２酸化膜３０を形成する。前記第２酸化膜３０は約５００〜５０００Åの厚さを有すべく形成されうる。望ましくは、前記第２酸化膜３０は約１０００Åの厚さに形成される。
【００４７】
すでに図７を参照して説明したように、酸化工程による酸化膜形成工程では、前記半導体基板１０の酸化前のシリコン表面を基準として、形成されるシリコン酸化膜は、その全膜厚のうちの約４４％は酸化膜とシリコンとの界面が形成される下方へ成長し、約５６％はシリコン酸化膜の表面が形成される上方へ成長する。従って、前記第２酸化膜３０を約１０００Åの厚さに形成する時、前記スクライブライン領域にて前記第２酸化膜３０と前記半導体基板１０との界面は前記半導体基板１０の上面と約８８０Å程度の最大レベル差が形成され、前記第２領域にて前記第２酸化膜３０と前記半導体基板１０との界面は前記半導体基板１０の上面と約４４０Å程度の最大レベル差が形成される。
【００４８】
図１６に示したように、前記素子領域の第２領域に注入されたＰ型ドーパントを前記半導体基板１０内に拡散させるために約１１００℃の高温で約１３時間ウェルドライブイン工程を行う。その結果、前記半導体基板１０には素子領域の第２領域にポケットＰウェル３４が形成される。前記ポケットＰウェル３４は前記Ｎウェル１４より浅い接合深さを有する範囲内で前記半導体基板１０の表面から約１〜１２μｍの接合深さを有すべく形成される。
【００４９】
図１７に示したように、前記半導体基板１０上から前記第２酸化膜３０、第２イオン注入マスクパターン２６ａ、エッチングされた第１イオン注入マスクパターン１６ｂ、第１酸化膜残留層２０ａ及びパッド酸化膜１２を除去する。この時、前記第２酸化膜３０、第１酸化膜残留層２０ａ及びパッド酸化膜１２を除去するためにＢＯＥを使用する湿式エッチング工程を利用できる。
【００５０】
その結果、前記スクライブライン領域には前記半導体基板１０の表面に第１深さΔＳｋに掘られた凹部により形成されたアラインキー形成用段差部が露出される。前記スクライブライン領域に形成されたアラインキー形成用段差部は後続の活性領域限定のためのフォトレジストパターン形成工程時に正確なアラインメントを提供するのに十分な段差を提供する。
【００５１】
また、素子領域では前記第１領域にて前記半導体基板１０の表面に前記第１深さΔＳｋより浅い第２深さΔＳｐに掘られた凹部により形成された段差部が露出される。そして、前記第２領域にて前記半導体基板１０の表面に前記第１深さΔＳｋより浅い第３深さΔＳｐｐに掘られた凹部により形成された段差部が露出される。
【００５２】
前記のように、前記スクライブライン領域のうち一部を前記第１酸化膜２０形成のための最初酸化工程にてのみならず前記第２酸化膜３０形成のための第２酸化工程にどちらも露出させることにより、２回の酸化工程を通じて前記スクライブライン領域に前記第１深さΔＳｋを有する前記アラインキー形成用段差部を形成する。一方、素子領域では素子の性能に影響を及ぼさないようにするために前記Ｐウェル２４が形成される第１領域と前記ポケットＰウェル３４が形成される第２領域とがそれぞれ１回の酸化工程にだけ露出される。その結果、前記第１領域及び第２領域に形成されている段差部は前記第１深さΔＳｋより浅い第２深さΔＳｐ及び第３深さΔＳｐｐをそれぞれ有する。従って、後続の素子分離工程にてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程により素子分離領域を形成しても素子の性能に悪影響を及ぼさない。後続の素子分離工程時ＬＯＣＯＳ工程を利用する場合には、前記第１領域及び第２領域に形成される段差部の深さが特別に問題にならない。従って、前記第１領域及び第２領域に形成される段差部が第１深さΔＳｋと同じ深さに形成してもよい。このために、前記第１領域及び第２領域のうち選択されるいずれか一つの領域だけ前記２回の酸化工程に露出さるべく工程を変化させられることは当技術分野における当業者ならばよく分かり、本明細書に開示された通りに容易に実施できる。
【００５３】
図１８に示したように、前記スクライブライン領域に形成されたアラインキー形成用段差部と、前記第１領域及び第２領域に形成された段差部が露出されている前記半導体基板１０上に約１１０Å厚さのパッド酸化膜４２、約１５００Å厚さのシリコン窒化膜４４及び約２６０Å厚さの反射防止膜４６を順に形成する。場合により、前記反射防止膜４６は省略可能である。
【００５４】
図１９に示したように、前記スクライブライン領域に形成された前記アラインキー形成用段差部により前記シリコン窒化膜４４上に形成された段差をアラインキーとして利用して前記半導体基板１０の活性領域を限定するためのフォトレジストパターン５０を前記反射防止膜４６上に形成する。
【００５５】
前記スクライブライン領域に形成された前記アラインキー形成用段差部は前記フォトレジストパターン５０を形成するにあたって正確なアラインメントが可能なように十分な段差を提供する。
【００５６】
【発明の効果】
本発明による半導体素子は、活性領域を形成する前に半導体基板に深いウェルを形成する時にスクライブライン領域にあらかじめアラインキー形成用段差部をシリコン表面の酸化工程を利用して形成する。従って、すでに深いウェルが形成されている半導体基板にて活性領域を限定する時に、正確なアラインメントのために必要とするアラインキー形成工程のために別途のフォトリソグラフィ工程を追加する必要なくして比較的経済的な方法でアラインキーを形成できる。このように、半導体基板上に活性領域を限定する時に正確なアラインメントを提供するアラインキーを簡単で経済的な方法で形成できるので、高耐圧化が可能な高電圧素子の製造コストを下げられる。
【図面の簡単な説明】
【図１】 本発明の望ましい実施例による半導体素子の製造方法を説明するために工程順序により示された断面図であって、最初の工程を示す図である。
【図２】 図１の次の工程を示す図である。
【図３】 図２の次の工程を示す図である。
【図４】 図３の次の工程を示す図である。
【図５】 図４の次の工程を示す図である。
【図６】 図５の次の工程を示す図である。
【図７】 図６の次の工程を示す図である。
【図８】 図７の次の工程を示す図である。
【図９】 図８の次の工程を示す図である。
【図１０】 図９の次の工程を示す図である。
【図１１】 図１０の次の工程を示す図である。
【図１２】 図１１の次の工程を示す図である。
【図１３】 図１２の次の工程を示す図である。
【図１４】 図１３の次の工程を示す図である。
【図１５】 図１４の次の工程を示す図である。
【図１６】 図１５の次の工程を示す図である。
【図１７】 図１６の次の工程を示す図である。
【図１８】 図１７の次の工程を示す図である。
【図１９】 図１８の次の工程を示す図である。
【符号の説明】
１０ 半導体基板
４２ パッド酸化膜
４４ シリコン窒化膜
４６ 反射防止膜
５０ フォトレジストパターン
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特にＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）駆動集積回路などに利用される高電圧素子としてウェルがあらかじめ形成された半導体基板上に活性領域を限定する時に正確なアラインメントのために使われるアラインキーを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＣＤ駆動集積回路などのように高電圧が印加される素子を具現するにあたり、高耐圧化を実現するために半導体基板に活性領域を限定する前に半導体基板にイオン注入を行った後で高温及び長時間のウェルドライブイン（Well Drive-In）工程を適用して深いウェルを形成する工程を行う。ところで、一般的なウェル形成工程では半導体基板上に段差が形成されないために前記深いウェルを形成した後で活性領域を限定するためのフォトリソグラフィ工程時にアラインするのに問題がある。
【０００３】
かかる問題を解決するために、従来技術による高電圧半導体素子製造方法では、半導体基板上に活性領域を限定する前に、フォトリソグラフィ工程を利用して前記半導体基板上にフォトレジスト膜を形成した後、これをマスクとして後続工程においてアラインメントが可能な段差が形成さるべく前記半導体基板をエッチングしてトレンチを形成し、後続工程においてアラインキーパターン形成が可能な段階まで前記トレンチにより形成される段差をアラインキーとして利用した。しかし、かかる従来技術では活性領域を限定する前にアラインキー形成のためのフォトリソグラフィ工程が追加されることにより素子の製造コストが上昇する問題がある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、深いウェルが形成された半導体基板上に活性領域を限定する時、正確なアラインメントを提供することにより高耐圧化が可能な高電圧素子を低レベルの製造コストで具現できる半導体素子を提供することである。
【０００５】
本発明の他の目的は、別途のフォトリソグラフィ工程を使用せずに活性領域を限定するにあたり、正確なアラインメントを提供できるアラインキーを活性領域を限定する前に深いウェル形成段階にて形成できる半導体素子の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、本発明の第１様態による半導体素子は、半導体基板のスクライブライン領域にて前記半導体基板の表面から第１深さを有する第１凹部により形成された第１段差部よりなるアラインキーと、前記半導体基板のウェル領域にて前記半導体基板の表面から前記第１深さと同じか浅い第２深さを有する第２凹部により形成された第２段差部とを含む。
【０００７】
前記ウェル領域はＰ型不純物でドーピングされたウェル領域であり、前記ウェル領域は１〜１２μｍのウェル接合深さを有する。
【０００８】
前記第２凹部にはそれぞれ活性領域及び前記活性領域を限定する素子分離領域が含まれており、前記素子分離領域はトレンチ素子分離領域またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）素子分離領域である。
【０００９】
前記目的を達成するために、本発明の第２様態による半導体素子は、半導体基板のスクライブライン領域において前記半導体基板の表面から第１深さを有する第１凹部により形成された第１段差部よりなるアラインキーと、前記半導体基板の第１ウェル領域において前記半導体基板の表面から第２深さを有する第２凹部により形成された第２段差部と、前記半導体基板の第２ウェル領域において前記半導体基板の表面から前記第１深さより浅い第３深さを有する第３凹部により形成された第３段差部とを含む。
【００１０】
望ましくは、前記第３段差部を構成する第３凹部は前記第２凹部と同じ深さを有する。
【００１１】
前記第１ウェル領域はＰウェル領域であり、前記第２ウェル領域はポケットＰウェル領域である。
【００１２】
また、前記第２凹部及び第３凹部にはそれぞれ活性領域及び前記活性領域を限定する素子分離領域が含まれており、前記素子分離領域はトレンチ素子分離領域またはＬＯＣＯＳ素子分離領域である。
【００１３】
前記他の目的を達成するために、本発明の第１様態による半導体素子の製造方法では、スクライブライン領域及び素子領域を有するＰ型のシリコン基板にＮウェルを形成する。前記Ｎウェルが形成された前記シリコン基板のうち前記スクライブライン領域の一部と前記素子領域の一部である第１領域とにだけＰ型ドーパントを注入する第１イオン注入を行う。前記シリコン基板の表面を酸化させて前記スクライブライン領域の一部及び前記第１領域にだけ所定厚さを有する第１酸化膜を形成する。前記第１領域に注入されたＰ型ドーパントを前記第１酸化膜が形成された前記シリコン基板内で拡散させて前記第１領域にＰウェルを形成する。前記スクライブライン領域に形成された前記第１酸化膜を除去して前記スクライブライン領域のシリコン基板表面に第１段差部を形成する。前記第１領域に形成された前記第１酸化膜を除去して前記Ｐウェルの表面に第２段差部を形成する。前記スクライブライン領域にて前記第１段差部を利用してアラインキーを形成する。
【００１４】
望ましくは、前記第１イオン注入段階にて注入された前記Ｐ型ドーパントはホウ素イオンであり、前記第１酸化膜は５００〜５０００Åの厚さを有すべく形成される。
【００１５】
また、前記Ｐウェルを形成する段階にて、前記Ｐウェルは前記シリコン基板の表面から１〜１２μｍの接合深さを有すべく形成される。
【００１６】
望ましくは、前記スクライブライン領域に形成された前記第１酸化膜を除去する段階及び前記第１領域に形成された前記第１酸化膜を除去する段階はそれぞれ湿式エッチング工程により行われる。
【００１７】
また望ましくは、前記第１段差部形成のための前記第１酸化膜除去段階及び前記第２段差部形成のための前記第１酸化膜除去段階は同時に行われる。
【００１８】
また、本発明の第１様態による半導体素子の製造方法では、前記Ｎウェルを形成する段階後に前記第１イオン注入段階前に、前記スクライブライン領域の一部及び前記第１領域だけを露出させる第１イオン注入マスクパターンを形成する段階をさらに含みうる。前記第１イオン注入マスクパターンはシリコン窒化膜よりなる。
【００１９】
また、本発明の第１様態による半導体素子の製造方法では前記アラインキーを形成する前に、前記第１段差部及び第２段差部が形成された前記シリコン基板のうち前記スクライブライン領域の一部及び前記素子領域の一部と異なる部分である第２領域にだけＰ型ドーパントを注入する第２イオン注入段階を含む。そして、前記シリコン基板の表面を酸化させて前記スクライブライン領域に形成された第１段差部及び前記第２領域にだけ所定厚さを有する第２酸化膜を形成する。前記第２領域に注入されたＰ型ドーパントを前記第２酸化膜が形成された前記シリコン基板内に拡散させて前記第２領域にポケットＰウェルを形成する。前記第１段差部に形成された前記第２酸化膜を除去して前記スクライブライン領域のシリコン基板表面にアラインキー形成用段差部を形成する。前記第２領域に形成された前記第２酸化膜を除去して前記ポケットＰウェルの表面に第３段差部を形成する。
【００２０】
望ましくは、前記ポケットＰウェルを形成する段階にて、前記ポケットＰウェルは前記Ｐウェルより浅い接合深さを有し、前記シリコン基板の表面から１〜１２μｍの接合深さを有すべく形成される。
【００２１】
また、望ましくは、前記第１段差部に形成された第２酸化膜を除去する段階及び前記第２領域に形成された前記第２酸化膜を除去する段階はそれぞれ湿式エッチング工程により行われる。前記アラインキー形成用段差部形成のための前記第２酸化膜除去段階及び前記第３段差部形成のための前記第２酸化膜除去段階は同時に行われる。
【００２２】
望ましくは、前記第１段差部を形成するための第１酸化膜除去段階では、前記スクライブライン領域の一部にて前記シリコン基板の表面に所定厚さの第１酸化膜残留層が残るように前記第１酸化膜の一部だけを除去する。前記第２イオン注入段階は前記スクライブライン領域の一部に前記第１酸化膜残留層が残っている状態で行われる。
【００２３】
前記アラインキー形成用段差部は前記第２段差部及び第３段差部より大きい段差を有する。
【００２４】
また本発明の第１様態による半導体素子の製造方法において、前記Ｎウェルを形成する段階後に前記第１イオン注入段階前に、前記スクライブライン領域の一部及び前記第１領域だけを露出させる第１イオン注入マスクパターンを形成する段階をさらに含み、前記第２イオン注入段階前に、前記スクライブライン領域の一部及び前記第２領域だけを露出させる第２イオン注入マスクパターンを形成する段階をさらに含む。望ましくは、前記第２イオン注入マスクパターンは前記第１イオン注入マスクパターンの上に形成される。前記第２イオン注入マスクパターンはシリコン窒化膜よりなる。
【００２５】
また、本発明の第１様態による半導体素子の製造方法では、前記アラインキー形成用段差部により形成される段差をアラインキーとして利用して前記シリコン基板上に活性領域を限定するためのフォトレジストパターンを形成する段階をさらに含みうる。
【００２６】
前記他の目的を達成するために、本発明の第２様態による半導体素子の製造方法では、シリコン基板のスクライブライン領域に前記シリコン基板の表面を一部露出させる第１シリコン窒化膜パターンを形成する。前記シリコン基板の露出された表面を酸化させて第１酸化膜を形成する。前記第１酸化膜を除去して前記スクライブライン領域に第１凹部により形成される第１段差部を形成する。前記第１段差部を利用して活性領域限定用アラインキーを形成する。
【００２７】
本発明によれば、すでに深いウェルが形成されている半導体基板にて活性領域を限定する時に、正確なアラインメントのために必要とするアラインキー形成工程のために別途のフォトリソグラフィ工程を追加する必要なく、比較的経済的な方法でアラインキーを形成できる。従って、高耐圧化が可能な高電圧素子の製造コストを下げられる。
【００２８】
【発明の実施の形態】
次に例示する実施例はさまざまな他の形態に変形でき、本発明の範囲が後述される実施例に限定されない。本発明の実施例は当業界における当業者に本発明をさらに完全に説明するために提供されるのもである。添付図面にて膜または領域などの大きさまたは厚さは明細書の明確性のために誇張されている。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜の上に直接存在することもあり、その間に第３の他の膜が介在することもある。
【００２９】
以下、添付された図面を参照して本発明の実施例を詳細に説明する。
【００３０】
図１ないし図１９は本発明の望ましい実施例による半導体素子の製造方法を説明するために工程順序により示された断面図である。本実施例では１５〜１２０Ｖレベルの高耐圧素子を形成するために半導体基板上に活性領域を限定する前にあらかじめ深いウェルを形成する工程を行う。前記活性領域を限定する時に、正確なアラインメントのために必要なアラインキーは前記深いウェル形成工程を通じて形成される。これについて詳細に説明すれば次の通りである。
【００３１】
まず図１に示したように、スクライブライン領域及び素子領域を有する半導体基板１０、すなわちＰ型のシリコン基板上にパッド酸化膜１２を約２００Åの厚さに形成する。
【００３２】
図２に示したように、前記パッド酸化膜１２が形成された前記半導体基板１０にＮ型ドーパントとしてリンイオン（Ｐ＋）を１．８ＭｅＶの加速電圧及び５．０×１０１２／ｃｍ３の注入量で全面的に注入してＮウェル１４を形成する。
【００３３】
図３に示したように、前記リンイオンが注入された半導体基板１０についてＰウェルを形成するためのイオン注入マスクを形成するために、まず前記パッド酸化膜１２上に第１シリコン窒化膜１６を約１０００Åの厚さに形成する。
【００３４】
図４に示したように、前記第１シリコン窒化膜１６上に第１フォトレジストパターン１８を形成し、これを利用して前記第１シリコン窒化膜１６をエッチングして第１イオン注入マスクパターン１６ａを形成する。前記第１イオン注入マスクパターン１６ａは、前記スクライブライン領域の一部と前記素子領域のうちＰウェル領域が形成される第１領域とにおいて前記パッド酸化膜１２が露出される状態で前記パッド酸化膜１２を覆う。
【００３５】
図５に示したように、第１イオン注入マスクパターン１６ａが形成された結果物上にＰ型ドーパントとしてホウ素イオン（Ｂ＋）を５００ＫｅＶの加速電圧及び８．０×１０１２／ｃｍ３の注入量で注入する。その結果、前記スクライブライン領域の一部と、前記素子領域のうちＰウェル領域が形成される第１領域とにだけホウ素イオンが注入される。
【００３６】
図６に示したように、前記第１フォトレジストパターン１８と、前記パッド酸化膜１２の露出された部分とを除去する。その結果、前記第１イオン注入マスクパターン１６ａを通じて、前記スクライブライン領域の一部と前記素子領域のうちＰウェル領域が形成される第１領域とにおいて前記半導体基板１０のシリコン表面が露出される。
【００３７】
図７に示したように、前記スクライブライン領域の一部と前記素子領域のうちＰウェル領域が形成される第１領域とにおいて露出される前記半導体基板１０のシリコン表面を酸素雰囲気下で酸化させ、前記スクライブライン領域の一部及び前記第１領域にだけ第１酸化膜２０を形成する。前記第１酸化膜２０は約５００〜５０００Åの厚さを有すべく形成されうる。望ましくは、前記第１酸化膜２０は約１０００Åの厚さに形成される。一般的に酸化工程による酸化膜形成工程において、前記半導体基板１０の酸化前のシリコン表面を基準とすると、形成されるシリコン酸化膜は、その全膜厚のうちの約４４％は前記シリコン酸化膜とシリコンとの界面が形成される下方に成長し、残りの約５６％は前記シリコン酸化膜の表面が形成される上方に成長することは一般的によく知られている。従って、前記第１酸化膜２０を約１０００Åの厚さに形成する時、前記第１酸化膜２０と前記半導体基板１０との界面は前記半導体基板１０の上面と約４４０Å程度の最大レベル差が形成されることが分かる。
【００３８】
図８に示したように、前記素子領域の第１領域に注入されたＰ型ドーパントを前記半導体基板１０内に拡散させるために約１１００℃の高温で約１３時間ウェルドライブイン工程を行う。その結果、前記半導体基板１０には素子領域の第１領域にＰウェル２４が形成される。前記Ｐウェル２４は前記半導体基板１０の表面から約１〜１２μｍの接合深さを有すべく形成される。
【００３９】
図９に示したように、前記第１イオン注入マスクパターン１６ａを通じて露出されている前記第１酸化膜２０をＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用する湿式エッチング工程により除去する。この時、前記第１酸化膜２０を完全に除去せず、前記スクライブライン領域の一部及び前記第１領域にて前記半導体基板１０の表面に所定厚さ、例えば約１５０Å程度の第１酸化膜残留層２０ａが残るようにする。場合によっては、前記第１酸化膜残留層２０ａを残さずに前記第１酸化膜２０を完全に除去した後、前記スクライブライン領域の一部及び前記第１領域にて前記半導体基板１０の表面に新しいパッド酸化膜を約１５０Åの厚さに形成することもできる。
【００４０】
図９に示されたように、前記第１酸化膜２０を一部除去した結果物として、前記半導体基板１０のうちスクライブライン領域及び第１領域には前記半導体基板１０の表面からΔＳ１の深さを有する凹部により形成される段差部が形成される。ここで、スクライブライン領域及び第１領域に形成された段差部は互いにほぼ同じ深さを有する。
【００４１】
図１０に示したように、前記段差部上に残っている第１酸化膜残留層２０ａ及び前記第１イオン注入マスクパターン１６ａを完全に覆うべく第２シリコン窒化膜２６を形成する。
【００４２】
図１１に示したように、前記第２シリコン窒化膜２６上に第２フォトレジストパターン２８を形成する。前記第２フォトレジストパターン２８は、前記スクライブライン領域の一部と素子領域のうちポケットＰウェルが形成される第２領域とにおいて前記第２シリコン窒化膜２６を露出させる。
【００４３】
図１２に示したように、前記第２フォトレジストパターン２８を利用して前記第２シリコン窒化膜２６及び第１イオン注入マスクパターン１６ａを順にエッチングして、エッチングされた第１イオン注入マスクパターン１６ｂ及びその上に積層されている第２イオン注入マスクパターン２６ａを形成する。前記第２イオン注入マスクパターン２６ａは前記スクライブライン領域の一部にて前記第１酸化膜残留層２０ａで覆われている前記半導体基板１０の段差部を露出させ、また素子領域のうちポケットＰウェル領域が形成される第２領域にて前記パッド酸化膜１２で覆われている前記半導体基板１０を露出させる。
【００４４】
図１３に示したように、第２イオン注入マスクパターン２６ａが形成された結果物上にＰ型ドーパントとしてホウ素イオンを３００ＫｅＶの加速電圧及び４．０×１０１２／ｃｍ３の注入量で注入する。その結果、前記スクライブライン領域の一部と前記第２領域とにだけホウ素イオンが注入される。
【００４５】
図１４に示したように、前記第２フォトレジストパターン２８と、前記パッド酸化膜１２の露出された部分と、前記スクライブライン領域の段差部に残っている前記第１酸化膜残留層２０ａとを除去する。その結果、前記第２イオン注入マスクパターン２６ａを通じて前記スクライブライン領域の段差部と前記素子領域のうちポケットＰウェルとが形成される第２領域とにおいて前記半導体基板１０のシリコン表面が露出される。
【００４６】
図１５に示したように、前記スクライブライン領域に形成された段差部と前記素子領域内の第２領域とにおいて露出される前記半導体基板１０のシリコン表面を酸素雰囲気で酸化させ、前記スクライブライン領域の一部及び前記第２領域にだけ第２酸化膜３０を形成する。前記第２酸化膜３０は約５００〜５０００Åの厚さを有すべく形成されうる。望ましくは、前記第２酸化膜３０は約１０００Åの厚さに形成される。
【００４７】
すでに図７を参照して説明したように、酸化工程による酸化膜形成工程では、前記半導体基板１０の酸化前のシリコン表面を基準として、形成されるシリコン酸化膜は、その全膜厚のうちの約４４％は酸化膜とシリコンとの界面が形成される下方へ成長し、約５６％はシリコン酸化膜の表面が形成される上方へ成長する。従って、前記第２酸化膜３０を約１０００Åの厚さに形成する時、前記スクライブライン領域にて前記第２酸化膜３０と前記半導体基板１０との界面は前記半導体基板１０の上面と約８８０Å程度の最大レベル差が形成され、前記第２領域にて前記第２酸化膜３０と前記半導体基板１０との界面は前記半導体基板１０の上面と約４４０Å程度の最大レベル差が形成される。
【００４８】
図１６に示したように、前記素子領域の第２領域に注入されたＰ型ドーパントを前記半導体基板１０内に拡散させるために約１１００℃の高温で約１３時間ウェルドライブイン工程を行う。その結果、前記半導体基板１０には素子領域の第２領域にポケットＰウェル３４が形成される。前記ポケットＰウェル３４は前記Ｎウェル１４より浅い接合深さを有する範囲内で前記半導体基板１０の表面から約１〜１２μｍの接合深さを有すべく形成される。
【００４９】
図１７に示したように、前記半導体基板１０上から前記第２酸化膜３０、第２イオン注入マスクパターン２６ａ、エッチングされた第１イオン注入マスクパターン１６ｂ、第１酸化膜残留層２０ａ及びパッド酸化膜１２を除去する。この時、前記第２酸化膜３０、第１酸化膜残留層２０ａ及びパッド酸化膜１２を除去するためにＢＯＥを使用する湿式エッチング工程を利用できる。
【００５０】
その結果、前記スクライブライン領域には前記半導体基板１０の表面に第１深さΔＳｋに掘られた凹部により形成されたアラインキー形成用段差部が露出される。前記スクライブライン領域に形成されたアラインキー形成用段差部は後続の活性領域限定のためのフォトレジストパターン形成工程時に正確なアラインメントを提供するのに十分な段差を提供する。
【００５１】
また、素子領域では前記第１領域にて前記半導体基板１０の表面に前記第１深さΔＳｋより浅い第２深さΔＳｐに掘られた凹部により形成された段差部が露出される。そして、前記第２領域にて前記半導体基板１０の表面に前記第１深さΔＳｋより浅い第３深さΔＳｐｐに掘られた凹部により形成された段差部が露出される。
【００５２】
前記のように、前記スクライブライン領域のうち一部を前記第１酸化膜２０形成のための最初酸化工程にてのみならず前記第２酸化膜３０形成のための第２酸化工程にどちらも露出させることにより、２回の酸化工程を通じて前記スクライブライン領域に前記第１深さΔＳｋを有する前記アラインキー形成用段差部を形成する。一方、素子領域では素子の性能に影響を及ぼさないようにするために前記Ｐウェル２４が形成される第１領域と前記ポケットＰウェル３４が形成される第２領域とがそれぞれ１回の酸化工程にだけ露出される。その結果、前記第１領域及び第２領域に形成されている段差部は前記第１深さΔＳｋより浅い第２深さΔＳｐ及び第３深さΔＳｐｐをそれぞれ有する。従って、後続の素子分離工程にてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程により素子分離領域を形成しても素子の性能に悪影響を及ぼさない。後続の素子分離工程時ＬＯＣＯＳ工程を利用する場合には、前記第１領域及び第２領域に形成される段差部の深さが特別に問題にならない。従って、前記第１領域及び第２領域に形成される段差部が第１深さΔＳｋと同じ深さに形成してもよい。このために、前記第１領域及び第２領域のうち選択されるいずれか一つの領域だけ前記２回の酸化工程に露出さるべく工程を変化させられることは当技術分野における当業者ならばよく分かり、本明細書に開示された通りに容易に実施できる。
【００５３】
図１８に示したように、前記スクライブライン領域に形成されたアラインキー形成用段差部と、前記第１領域及び第２領域に形成された段差部が露出されている前記半導体基板１０上に約１１０Å厚さのパッド酸化膜４２、約１５００Å厚さのシリコン窒化膜４４及び約２６０Å厚さの反射防止膜４６を順に形成する。場合により、前記反射防止膜４６は省略可能である。
【００５４】
図１９に示したように、前記スクライブライン領域に形成された前記アラインキー形成用段差部により前記シリコン窒化膜４４上に形成された段差をアラインキーとして利用して前記半導体基板１０の活性領域を限定するためのフォトレジストパターン５０を前記反射防止膜４６上に形成する。
【００５５】
前記スクライブライン領域に形成された前記アラインキー形成用段差部は前記フォトレジストパターン５０を形成するにあたって正確なアラインメントが可能なように十分な段差を提供する。
【００５６】
【発明の効果】
本発明による半導体素子は、活性領域を形成する前に半導体基板に深いウェルを形成する時にスクライブライン領域にあらかじめアラインキー形成用段差部をシリコン表面の酸化工程を利用して形成する。従って、すでに深いウェルが形成されている半導体基板にて活性領域を限定する時に、正確なアラインメントのために必要とするアラインキー形成工程のために別途のフォトリソグラフィ工程を追加する必要なくして比較的経済的な方法でアラインキーを形成できる。このように、半導体基板上に活性領域を限定する時に正確なアラインメントを提供するアラインキーを簡単で経済的な方法で形成できるので、高耐圧化が可能な高電圧素子の製造コストを下げられる。
【図面の簡単な説明】
【図１】 本発明の望ましい実施例による半導体素子の製造方法を説明するために工程順序により示された断面図であって、最初の工程を示す図である。
【図２】 図１の次の工程を示す図である。
【図３】 図２の次の工程を示す図である。
【図４】 図３の次の工程を示す図である。
【図５】 図４の次の工程を示す図である。
【図６】 図５の次の工程を示す図である。
【図７】 図６の次の工程を示す図である。
【図８】 図７の次の工程を示す図である。
【図９】 図８の次の工程を示す図である。
【図１０】 図９の次の工程を示す図である。
【図１１】 図１０の次の工程を示す図である。
【図１２】 図１１の次の工程を示す図である。
【図１３】 図１２の次の工程を示す図である。
【図１４】 図１３の次の工程を示す図である。
【図１５】 図１４の次の工程を示す図である。
【図１６】 図１５の次の工程を示す図である。
【図１７】 図１６の次の工程を示す図である。
【図１８】 図１７の次の工程を示す図である。
【図１９】 図１８の次の工程を示す図である。
【符号の説明】
１０ 半導体基板
４２ パッド酸化膜
４４ シリコン窒化膜
４６ 反射防止膜
５０ フォトレジストパターン
Claims (27)
- 半導体基板のスクライブライン領域にて前記半導体基板の表面から第１深さを有する第１凹部により形成された第１段差部よりなるアラインキーと、前記半導体基板の第１ウェル領域にて前記半導体基板の表面から第２深さを有する第２凹部により形成された第２段差部と、前記半導体基板の第２ウェル領域にて前記半導体基板の表面から前記第１深さより浅い第３深さを有する第３凹部により形成された第３段差部とを含むことを特徴とする半導体素子。
- 前記アラインキーを構成する前記第１凹部は４００〜５０００Åの深さを有することを特徴とする請求項１に記載の半導体素子。
- 前記第２段差部を構成する第２凹部は４００〜５０００Åの深さを有することを特徴とする請求項１に記載の半導体素子。
- 前記第３段差部を構成する第３凹部は前記第２凹部と同じ深さを有することを特徴とする請求項１に記載の半導体素子。
- 前記第１ウェル領域はＰウェル領域であることを特徴とする請求項１に記載の半導体素子。
- 前記第２ウェル領域はポケットＰウェル領域であることを特徴とする請求項１に記載の半導体素子。
- 前記第１ウェル領域及び第２ウェル領域はそれぞれ１〜１２μｍのウェル接合深さを有することを特徴とする請求項１に記載の半導体素子。
- 前記半導体基板は１５〜１２０Ｖレベルの高電圧素子用基板であることを特徴とする請求項１に記載の半導体素子。
- 前記第２凹部及び第３凹部にはそれぞれ活性領域及び前記活性領域を限定する素子分離領域が含まれており、前記素子分離領域はトレンチ素子分離領域であることを特徴とする請求項１に記載の半導体素子。
- 前記第２凹部及び第３凹部にはそれぞれ活性領域及び前記活性領域を限定する素子分離領域が含まれており、前記素子分離領域はＬＯＣＯＳ素子分離領域であることを特徴とする請求項１に記載の半導体素子。
- スクライブライン領域及び素子領域を有するＰ型のシリコン基板にＮウェルを形成する段階と、
前記Ｎウェルが形成された前記シリコン基板のうち前記スクライブライン領域の一部と前記素子領域の一部である第１領域とにだけＰ型ドーパントを注入する第１イオン注入段階と、
前記シリコン基板の表面を酸化させて前記スクライブライン領域の一部及び前記第１領域にだけ所定厚さを有する第１酸化膜を形成する段階と、
前記第１領域に注入されたＰ型ドーパントを前記第１酸化膜が形成された前記シリコン基板内で拡散させて前記第１領域にＰウェルを形成する段階と、
前記スクライブライン領域に形成された前記第１酸化膜を除去して前記スクライブライン領域のシリコン基板表面に第１段差部を形成する段階と、
前記第１領域に形成された前記第１酸化膜を除去して前記Ｐウェルの表面に第２段差部 を形成する段階と、
前記スクライブライン領域にて前記第１段差部を利用してアラインキーを形成する段階とを含み、
前記アラインキーを形成する前に、前記第１段差部及び第２段差部が形成された前記シリコン基板のうち前記スクライブライン領域の一部及び前記素子領域の一部と異なる部分である第２領域にだけＰ型ドーパントを注入する第２イオン注入段階と、
前記シリコン基板の表面を酸化させて前記スクライブライン領域に形成された第１段差部及び前記第２領域にだけ所定厚さを有する第２酸化膜を形成する段階と、
前記第２領域に注入されたＰ型ドーパントを前記第２酸化膜が形成された前記シリコン基板内に拡散させて前記第２領域にポケットＰウェルを形成する段階と、
前記第１段差部に形成された前記第２酸化膜を除去して前記スクライブライン領域のシリコン基板表面にアラインキー形成用段差部を形成する段階と、
前記第２領域に形成された前記第２酸化膜を除去して前記ポケットＰウェルの表面に第３段差部を形成する段階とをさらに含むことを特徴とする半導体素子の製造方法。 - 前記第２イオン注入段階にて注入された前記Ｐ型ドーパントはホウ素イオンであることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記第２酸化膜は５００〜５０００Åの厚さを有することを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記ポケットＰウェルを形成する段階にて、前記ポケットＰウェルは前記Ｐウェルより浅い接合深さを有し、前記シリコン基板の表面から１〜１２μｍの接合深さを有すべく形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記第１段差部に形成された第２酸化膜を除去する段階及び前記第２領域に形成された前記第２酸化膜を除去する段階はそれぞれ湿式エッチング工程により行われることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記アラインキー形成用段差部形成のための前記第２酸化膜除去段階及び前記第３段差部形成のための前記第２酸化膜除去段階は同時に行われることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記第１段差部を形成するための第１酸化膜除去段階では、前記スクライブライン領域の一部にて前記シリコン基板の表面に所定厚さの第１酸化膜残留層が残るように前記第１酸化膜の一部だけを除去し、前記第２イオン注入段階は前記スクライブライン領域の一部に前記第１酸化膜残留層が残っている状態で行われることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記アラインキー形成用段差部は前記第２段差部及び第３段差部より大きい段差を有することを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記Ｎウェルを形成する段階後に前記第１イオン注入段階前に、前記スクライブライン領域の一部及び前記第１領域だけを露出させる第１イオン注入マスクパターンを形成する段階をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記第２イオン注入段階前に、前記スクライブライン領域の一部及び前記第２領域だけを露出させる第２イオン注入マスクパターンを形成する段階をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
- 前記第２イオン注入マスクパターンは前記第１イオン注入マスクパターンの上に形成されることを特徴とする請求項２０に記載の半導体素子の製造方法。
- 前記第２イオン注入マスクパターンはシリコン窒化膜よりなることを特徴とする請求項２０に記載の半導体素子の製造方法。
- 前記アラインキー形成用段差部により形成される段差をアラインキーとして利用して前記シリコン基板上に活性領域を限定するためのフォトレジストパターンを形成する段階をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
- シリコン基板のスクライブライン領域に前記シリコン基板の表面を一部露出させる第１シリコン窒化膜パターンを形成する段階と、
前記シリコン基板の露出された表面を酸化させて第１酸化膜を形成する段階と、
前記第１酸化膜を除去して前記スクライブライン領域に第１凹部により形成される第１段差部を形成する段階と、
前記第１段差部を利用して活性領域限定用アラインキーを形成する段階とを含み、
前記第１段差部を形成する段階後、前記第１段差部にて露出される前記シリコン基板の表面を酸化させて第２酸化膜を形成する段階と、
前記第２酸化膜を除去して前記スクライブライン領域に前記第１凹部よりさらに深く形成される第２凹部により形成される第２段差部を形成する段階とをさらに含むことを特徴とする半導体素子の製造方法。 - 前記第１段差部を形成する段階後、前記第２酸化膜を形成する前に前記第１シリコン窒化膜パターン上に前記第１段差部を露出させる第２シリコン窒化膜パターンを形成する段階をさらに含むことを特徴とする請求項２４に記載の半導体素子の製造方法。
- 前記第２酸化膜は５００〜５０００Åの厚さに形成されることを特徴とする請求項２４に記載の半導体素子の製造方法。
- 前記第２酸化膜は湿式エッチング工程により除去されることを特徴とする請求項２４に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-000502 | 2002-01-04 | ||
| KR10-2002-0000502A KR100480593B1 (ko) | 2002-01-04 | 2002-01-04 | 활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273010A JP2003273010A (ja) | 2003-09-26 |
| JP4034648B2 true JP4034648B2 (ja) | 2008-01-16 |
Family
ID=19718179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002375597A Expired - Fee Related JP4034648B2 (ja) | 2002-01-04 | 2002-12-25 | 活性領域限定用アラインキーを有する半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6720667B2 (ja) |
| JP (1) | JP4034648B2 (ja) |
| KR (1) | KR100480593B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495920B1 (ko) * | 2003-06-25 | 2005-06-17 | 주식회사 하이닉스반도체 | 반도체 장치의 웨이퍼 정렬용 정렬 마크 |
| US7271073B2 (en) * | 2004-06-30 | 2007-09-18 | Asml Nertherlands B.V. | Marker for alignment of non-transparent gate layer, method for manufacturing such a marker, and use of such a marker in a lithographic apparatus |
| KR100614792B1 (ko) * | 2004-09-16 | 2006-08-22 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| EP1696485A1 (en) * | 2005-02-24 | 2006-08-30 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor devices in a SOI substrate with alignment marks |
| KR101128708B1 (ko) | 2005-03-02 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP3775508B1 (ja) * | 2005-03-10 | 2006-05-17 | 株式会社リコー | 半導体装置の製造方法及び半導体装置 |
| KR100699860B1 (ko) * | 2005-08-12 | 2007-03-27 | 삼성전자주식회사 | 웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를이용한 소자 분리 형성 방법 |
| JP4718961B2 (ja) * | 2005-09-30 | 2011-07-06 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
| US8466569B2 (en) * | 2008-04-01 | 2013-06-18 | Texas Instruments Incorporated | Increasing exposure tool alignment signal strength for a ferroelectric capacitor layer |
| CN101894800A (zh) * | 2010-05-28 | 2010-11-24 | 上海宏力半导体制造有限公司 | 高压cmos器件的制造方法 |
| CN103839997B (zh) * | 2012-11-26 | 2017-04-19 | 北大方正集团有限公司 | 平面型dmos器件及其制备方法和电子设备 |
| KR102403730B1 (ko) | 2018-01-22 | 2022-05-30 | 삼성전자주식회사 | 반도체 칩 및 이를 포함하는 반도체 패키지 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414297A (en) * | 1989-04-13 | 1995-05-09 | Seiko Epson Corporation | Semiconductor device chip with interlayer insulating film covering the scribe lines |
| JP2572653B2 (ja) * | 1989-12-29 | 1997-01-16 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR940009997B1 (ko) * | 1991-05-03 | 1994-10-19 | 현대전자산업 주식회사 | Cmos의 단차없는 두개의 웰 제조방법 |
| US5401691A (en) * | 1994-07-01 | 1995-03-28 | Cypress Semiconductor Corporation | Method of fabrication an inverse open frame alignment mark |
| KR980011684A (ko) * | 1996-07-13 | 1998-04-30 | 김광호 | 독립된 정렬 키(Align Key)를 이용한 반도체 집적회로의 제조 방법 |
| US5786260A (en) * | 1996-12-16 | 1998-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a readable alignment mark structure using enhanced chemical mechanical polishing |
| US6326701B1 (en) * | 1999-02-24 | 2001-12-04 | Sanyo Electric Co., Ltd. | Chip size package and manufacturing method thereof |
| KR20010008558A (ko) * | 1999-07-02 | 2001-02-05 | 김영환 | 반도체장치의 소자분리막 형성방법 |
| KR20010037979A (ko) * | 1999-10-21 | 2001-05-15 | 박종섭 | 반도체 소자의 제조방법 |
| KR100628200B1 (ko) * | 2000-02-03 | 2006-09-27 | 엘지전자 주식회사 | 질화물 발광 소자 |
-
2002
- 2002-01-04 KR KR10-2002-0000502A patent/KR100480593B1/ko active IP Right Grant
- 2002-12-02 US US10/307,806 patent/US6720667B2/en not_active Expired - Lifetime
- 2002-12-25 JP JP2002375597A patent/JP4034648B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100480593B1 (ko) | 2005-04-06 |
| US20030127671A1 (en) | 2003-07-10 |
| JP2003273010A (ja) | 2003-09-26 |
| US6720667B2 (en) | 2004-04-13 |
| KR20030059949A (ko) | 2003-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005051022A (ja) | 半導体装置およびその製造方法 | |
| JP2006086519A (ja) | 半導体装置の製造方法 | |
| JP4034648B2 (ja) | 活性領域限定用アラインキーを有する半導体素子及びその製造方法 | |
| US20070037359A1 (en) | Method of forming align key in well structure formation process and method of forming element isolation structure using the align key | |
| JPH07201974A (ja) | 半導体装置の製造方法 | |
| US20040195632A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH081930B2 (ja) | 半導体装置の製造方法 | |
| US20080054411A1 (en) | Semiconductor device and method for manufacturing the device | |
| CN102956494B (zh) | 半导体装置及其制造方法 | |
| KR101450436B1 (ko) | 반도체 소자의 웰 형성 방법 | |
| KR100783283B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US7524721B2 (en) | High voltage CMOS device and method of fabricating the same | |
| KR100552827B1 (ko) | 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법 | |
| US20080160707A1 (en) | Method for fabricating sesmiconductor device | |
| CN113611654B (zh) | 降低浅沟槽隔离的高度差的制作方法 | |
| KR101128708B1 (ko) | 반도체 소자의 제조방법 | |
| JP2838693B2 (ja) | 半導体素子の製造方法 | |
| KR101077057B1 (ko) | 바이폴라 접합 트랜지스터의 제조방법 | |
| KR0167231B1 (ko) | 반도체장치의 격리방법 | |
| KR20020017814A (ko) | 반도체소자의 제조 방법 | |
| JPH0992789A (ja) | 半導体装置及びその製造方法 | |
| KR20100027472A (ko) | 소자 분리막 형성 방법 | |
| KR19980046004A (ko) | 반도체 소자 및 그의 제조방법 | |
| JP2004179445A (ja) | 半導体装置の製造方法 | |
| JP2004071940A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070606 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071025 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4034648 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |