KR20030059949A - 활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법 - Google Patents
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Abstract
Description
Claims (47)
- 반도체 기판의 스크라이브 라인 영역에서 상기 반도체 기판의 표면으로부터 제1 깊이로 파여진 제1 요부에 의하여 형성된 제1 단차부로 이루어지는 얼라인 키(align key)와,상기 반도체 기판의 웰 영역에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이와 같거나 작은 제2 깊이로 파여진 제2 요부에 의하여 형성된 제2 단차부를 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 얼라인 키를 구성하는 상기 제1 요부는 400 ∼ 5000Å의 깊이를 가지는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제2 단차부를 구성하는 제2 요부는 200 ∼ 2500Å의 깊이를 가지는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 웰 영역은 P형 불순물로 도핑된 웰 영역인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 웰 영역은 1 ∼ 12㎛의 웰 접합 깊이를 가지는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 반도체 기판은 15 ∼ 120V급 고전압 소자용 기판인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제2 요부에는 각각 활성 영역 및 상기 활성 영역을 한정하는 소자 분리 영역이 포함되어 있고, 상기 소자 분리 영역은 트렌치 소자 분리 영역인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제2 요부에는 활성 영역 및 상기 활성 영역을 한정하는 소자 분리 영역이 포함되어 있고, 상기 소자 분리 영역은 LOCOS(local oxidation of silicon) 소자 분리 영역인 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 스크라이브 라인 영역에서 상기 반도체 기판의 표면으로부터 제1 깊이로 파여진 제1 요부에 의하여 형성된 제1 단차부로 이루어지는 얼라인 키(align key)와,상기 반도체 기판의 제1 웰 영역에서 상기 반도체 기판의 표면으로부터 제2 깊이로 파여진 제2 요부에 의하여 형성된 제2 단차부와,상기 반도체 기판의 제2 웰 영역에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이보다 작은 제3 깊이로 파여진 제3 요부에 의하여 형성된 제3 단차부를 포함하는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 얼라인 키를 구성하는 상기 제1 요부는 400 ∼ 5000Å의 깊이를 가지는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 제2 단차부를 구성하는 제2 요부는 400 ∼ 5000Å의 깊이를 가지는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 제3 단차부를 구성하는 제3 요부는 상기 제2 요부와 동일한 깊이를 가지는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 제1 웰 영역은 P-웰 영역인 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 제2 웰 영역은 포켓 P-웰 영역인 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 제1 웰 영역 및 제2 웰 영역은 각각 1 ∼ 12㎛의 웰 접합 깊이를 가지는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 반도체 기판은 15 ∼ 120V급 고전압 소자용 기판인 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 제2 요부 및 제3 요부에는 각각 활성 영역 및 상기 활성 영역을 한정하는 소자 분리 영역이 포함되어 있고, 상기 소자 분리 영역은 트렌치 소자 분리 영역인 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 제2 요부 및 제3 요부에는 각각 활성 영역 및 상기 활성 영역을 한정하는 소자 분리 영역이 포함되어 있고, 상기 소자 분리 영역은 LOCOS(local oxidation of silicon) 소자 분리 영역인 것을 특징으로 하는 반도체 소자.
- 스크라이브 라인 영역 및 소자 영역을 가지는 P형의 실리콘 기판에 N-웰을 형성하는 단계와,상기 N-웰이 형성된 상기 실리콘 기판중 상기 스크라이브 라인 영역의 일부와, 상기 소자 영역의 일부인 제1 영역에만 P형 도판트를 주입하는 제1 이온 주입 단계와,상기 실리콘 기판의 표면을 산화시켜 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역에만 소정의 두께를 가지는 제1 산화막을 형성하는 단계와,상기 제1 영역에 주입된 P형 도판트를 상기 제1 산화막이 형성된 상기 실리콘 기판 내에서 확산시켜 상기 제1 영역에 P-웰을 형성하는 단계와,상기 스크라이브 라인 영역에 형성된 상기 제1 산화막을 제거하여 상기 스크라이브 라인 영역의 실리콘 기판 표면에 제1 단차부를 형성하는 단계와,상기 제1 영역에 형성된 상기 제1 산화막을 제거하여 상기 P-웰의 표면에 제2 단차부를 형성하는 단계와,상기 스크라이브 라인 영역에서 상기 제1 단차부를 이용하여 얼라인 키를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제19항에 있어서, 상기 제1 이온 주입 단계에서 주입된 상기 P형 도판트는 붕소 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제19항에 있어서, 상기 제1 산화막은 500 ∼ 5000Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제19항에 있어서, 상기 P-웰을 형성하는 단계에서, 상기 P-웰은 상기 실리콘 기판의 표면으로부터 1 ∼ 12㎛의 접합 깊이를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제19항에 있어서, 상기 스크라이브 라인 영역에 형성된 상기 제1 산화막을 제거하는 단계 및 상기 제1 영역에 형성된 상기 제1 산화막을 제거하는 단계는 각각 습식 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제19항에 있어서, 상기 제1 단차부 형성을 위한 상기 제1 산화막 제거 단계 및 상기 제2 단차부 형성을 위한 상기 제1 산화막 제거 단계는 동시에 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제19항에 있어서, 상기 N-웰을 형성하는 단계 후 상기 제1 이온 주입 단계 전에,상기 스크라이브 라인 영역의 일부 및 상기 제1 영역 만을 노출시키는 제1 이온 주입 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제25항에 있어서, 상기 제1 이온 주입 마스크 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제19항에 있어서, 상기 얼라인 키를 형성하기 전에,상기 제1 단차부 및 제2 단차부가 형성된 상기 실리콘 기판중 상기 스크라이브 라인 영역의 일부 및 상기 소자 영역의 타부인 제2 영역에만 P형 도판트를 주입하는 제2 이온 주입 단계와,상기 실리콘 기판의 표면을 산화시켜 상기 스크라이브 라인 영역에 형성된제1 단차부 및 상기 제2 영역에만 소정의 두께를 가지는 제2 산화막을 형성하는 단계와,상기 제2 영역에 주입된 P형 도판트를 상기 제2 산화막이 형성된 상기 실리콘 기판 내에 확산시켜 상기 제2 영역에 포켓 P-웰을 형성하는 단계와,상기 제1 단차부에 형성된 상기 제2 산화막을 제거하여 상기 스크라이브 라인 영역의 실리콘 기판 표면에 얼라인 키 형성용 단차부를 형성하는 단계와,상기 제2 영역에 형성된 상기 제2 산화막을 제거하여 상기 포켓 P-웰의 표면에 제3 단차부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서, 상기 제2 이온 주입 단계에서 주입된 상기 P형 도판트는 붕소 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서, 상기 제2 산화막은 500 ∼ 5000Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서, 상기 포켓 P-웰을 형성하는 단계에서, 상기 포켓 P-웰은 상기 P-웰보다 얕은 접합 깊이를 가지며, 상기 실리콘 기판의 표면으로부터 1 ∼ 12㎛의 접합 깊이를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서, 상기 제1 단차부에 형성된 제2 산화막을 제거하는 단계 및 상기 제2 영역에 형성된 상기 제2 산화막을 제거하는 단계는 각각 습식 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서, 상기 얼라인 키 형성용 단차부 형성을 위한 상기 제2 산화막 제거 단계 및 상기 제3 단차부 형성을 위한 상기 제2 산화막 제거 단계는 동시에 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서,상기 제1 단차부를 형성하기 위한 제1 산화막 제거 단계에서는 상기 스크라이브 라인 영역의 일부에서 상기 실리콘 기판의 표면에 소정 두께의 제1 산화막 잔류층이 남아 있도록 상기 제1 산화막의 일부만을 제거하고,상기 제2 이온 주입 단계는 상기 스크라이브 라인 영역의 일부에 상기 제1 산화막 잔류층이 남아 있는 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서, 상기 얼라인 키 형성용 단차부는 상기 제2 단차부 및 제3 단차부보다 더 큰 단차를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서, 상기 N-웰을 형성하는 단계 후 상기 제1 이온 주입 단계 전에, 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역 만을 노출시키는 제1 이온 주입 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제35항에 있어서, 상기 제2 이온 주입 단계 전에, 상기 스크라이브 라인 영역의 일부 및 상기 제2 영역 만을 노출시키는 제2 이온 주입 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제36항에 있어서, 상기 제2 이온 주입 마스크 패턴은 상기 제1 이온 주입 마스크 패턴의 위에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제36항에 있어서, 상기 제2 이온 주입 마스크 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제27항에 있어서,상기 얼라인 키 형성용 단차부에 의하여 형성되는 단차를 얼라인 키로 이용하여 상기 실리콘 기판상에 활성 영역을 한정하기 위한 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 실리콘 기판의 스크라이브 라인 영역에 상기 실리콘 기판의 표면을 일부 노출시키는 제1 실리콘 질화막 패턴을 형성하는 단계와,상기 실리콘 기판의 노출된 표면을 산화시켜 제1 산화막을 형성하는 단계와,상기 제1 산화막을 제거하여 상기 스크라이브 라인 영역에 제1 요부에 의하여 형성되는 제1 단차부를 형성하는 단계와,상기 제1 단차부를 이용하여 활성 영역 한정용 얼라인 키를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제40항에 있어서, 상기 제1 실리콘 질화막 패턴을 형성하는 단계 전에,상기 실리콘 기판에 깊은 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제40항에 있어서, 상기 제1 산화막은 500 ∼ 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제40항에 있어서, 상기 제1 산화막은 습식 식각 공정에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제40항에 있어서, 상기 제1 단차부를 형성하는 단계 후,상기 제1 단차부에서 노출되는 상기 실리콘 기판의 표면을 산화시켜 제2 산화막을 형성하는 단계와,상기 제2 산화막을 제거하여 상기 스크라이브 라인 영역에 상기 제1 요부보다 더 큰 깊이로 형성되는 제2 요부에 의하여 형성되는 제2 단차부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제44항에 있어서, 상기 제1 단차부를 형성하는 단계 후, 상기 제2 산화막을 형성하기 전에 상기 제1 실리콘 질화막 패턴 위에 상기 제1 단차부를 노출시키는 제2 실리콘 질화막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제44항에 있어서, 상기 제2 산화막은 500 ∼ 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제44항에 있어서, 상기 제2 산화막은 습식 식각 공정에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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