JP2838693B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JP2838693B2 JP2838693B2 JP8350688A JP35068896A JP2838693B2 JP 2838693 B2 JP2838693 B2 JP 2838693B2 JP 8350688 A JP8350688 A JP 8350688A JP 35068896 A JP35068896 A JP 35068896A JP 2838693 B2 JP2838693 B2 JP 2838693B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- type well
- forming
- peripheral region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係るもので、詳しくは、素子の隔離(isolation)
構造を有した半導体素子の製造方法に関するものであ
る。
方法に係るもので、詳しくは、素子の隔離(isolation)
構造を有した半導体素子の製造方法に関するものであ
る。
【０００２】
【従来の技術】６４ＭＤＲＡＭ（以下、ＤＲＡＭと称す
る）の半導体素子を、改良形ＬＯＣＯＳ(local oxidati
on of silicon)法を適用して製造する従来の方法を、図
２を用いて説明する。第１工程として、図９（Ａ）及び
（Ｂ）に示すように、ペリフェリ(periphery) 領域（基
板内に第１導電型ｐウェル７Ａ及び第２導電型ｎウェル
５の形成された部分）とセル(cell)領域（基板内に第１
導電型ｐウェル７Ｂの形成された部分）とに区分された
基板１上に絶縁膜のベース酸化膜８Ａ，８Ｂを成長す
る。
る）の半導体素子を、改良形ＬＯＣＯＳ(local oxidati
on of silicon)法を適用して製造する従来の方法を、図
２を用いて説明する。第１工程として、図９（Ａ）及び
（Ｂ）に示すように、ペリフェリ(periphery) 領域（基
板内に第１導電型ｐウェル７Ａ及び第２導電型ｎウェル
５の形成された部分）とセル(cell)領域（基板内に第１
導電型ｐウェル７Ｂの形成された部分）とに区分された
基板１上に絶縁膜のベース酸化膜８Ａ，８Ｂを成長す
る。
【０００３】次いで、第２工程として、図10（Ａ）及び
（Ｂ）に示すように、該ベース酸化膜８Ａ，８Ｂ上に第
１酸化防止膜としての第１窒化膜９Ａ，９Ｂを蒸着し、
該第１窒化膜９Ａ，９Ｂ上のアクティブ領域に写真食刻
工程を施して感光膜４Ａ，４Ｂを形成する。次いで、第
３工程として、図11（Ａ）及び（Ｂ）に示すように、該
感光膜４Ａ，４Ｂをマスクとして第２窒化膜９Ａ，９Ｂ
とベース酸化膜８Ａ，８Ｂとを食刻し、前記基板１上の
ペリフェリ領域及びセル領域にアクティブ領域を形成す
る。
（Ｂ）に示すように、該ベース酸化膜８Ａ，８Ｂ上に第
１酸化防止膜としての第１窒化膜９Ａ，９Ｂを蒸着し、
該第１窒化膜９Ａ，９Ｂ上のアクティブ領域に写真食刻
工程を施して感光膜４Ａ，４Ｂを形成する。次いで、第
３工程として、図11（Ａ）及び（Ｂ）に示すように、該
感光膜４Ａ，４Ｂをマスクとして第２窒化膜９Ａ，９Ｂ
とベース酸化膜８Ａ，８Ｂとを食刻し、前記基板１上の
ペリフェリ領域及びセル領域にアクティブ領域を形成す
る。
【０００４】次いで、第４工程として、図12（Ａ）及び
（Ｂ）に示すように、前記感光膜４Ａ，４Ｂを除去した
後、前記基板１上のペリフェリ領域中第２導電型ｎウェ
ル５の形成された部位のみにアクティブ領域用パターン
が十分に覆われる程度の厚さで再び感光膜４Ａを形成す
る。その後、該感光膜４Ａをマスクとし前記基板１内に
高濃度の第１導電型不純物のｐ+ 不純物をイオン注入
し、ペリフェリ領域とセル領域との第１導電型ｐウェル
７Ａ内に第１フィールドイオン注入領域として、Ｎ−フ
ィールドイオン注入領域のｐ+ 領域１０Ａを形成した
後、前記感光膜４Ａを除去する。
（Ｂ）に示すように、前記感光膜４Ａ，４Ｂを除去した
後、前記基板１上のペリフェリ領域中第２導電型ｎウェ
ル５の形成された部位のみにアクティブ領域用パターン
が十分に覆われる程度の厚さで再び感光膜４Ａを形成す
る。その後、該感光膜４Ａをマスクとし前記基板１内に
高濃度の第１導電型不純物のｐ+ 不純物をイオン注入
し、ペリフェリ領域とセル領域との第１導電型ｐウェル
７Ａ内に第１フィールドイオン注入領域として、Ｎ−フ
ィールドイオン注入領域のｐ+ 領域１０Ａを形成した
後、前記感光膜４Ａを除去する。
【０００５】次いで、第５工程として、図13（Ａ）及び
（Ｂ）に示すように、前記基板１のペリフェリ領域及び
セル領域の第１導電型ｐウェル７Ａ，７Ｂの形成された
部位のみにアクティブ領域用パターンが十分に覆われる
程度の厚さに感光膜４Ａ，４Ｂを形成した後、該感光膜
４Ａ，４Ｂをマスクとし基板１全面に高濃度の第２導電
型不純物のｎ+ 不純物をイオン注入して、ペリフェリ領
域の第２導電型ｎウェル５内に第２フィールドイオン注
入領域として、Ｐ−フィールドイオン注入領域のｎ+ 領
域１１を形成し、前記感光膜４Ａ，４Ｂを除去する。
（Ｂ）に示すように、前記基板１のペリフェリ領域及び
セル領域の第１導電型ｐウェル７Ａ，７Ｂの形成された
部位のみにアクティブ領域用パターンが十分に覆われる
程度の厚さに感光膜４Ａ，４Ｂを形成した後、該感光膜
４Ａ，４Ｂをマスクとし基板１全面に高濃度の第２導電
型不純物のｎ+ 不純物をイオン注入して、ペリフェリ領
域の第２導電型ｎウェル５内に第２フィールドイオン注
入領域として、Ｐ−フィールドイオン注入領域のｎ+ 領
域１１を形成し、前記感光膜４Ａ，４Ｂを除去する。
【０００６】次いで、第６工程として、図１４（Ａ）及
び（Ｂ）に示すように、ＬＯＣＯＳ熱処理(annealing)
を施して前記第１窒化膜９Ａ，９Ｂ及び基板１上に第２
酸化防止膜として薄膜の第２窒化膜１２Ａ，１２Ｂを蒸
着した後、該第２窒化膜１２Ａ，１２Ｂ上にＨＬＤ絶縁
膜１３Ａ，１３Ｂを蒸着する。次いで、第７工程とし
て、図15（Ａ）及び（Ｂ）に示すように、該ＨＬＤ絶縁
膜１３Ａ，１３Ｂと第２窒化膜１２Ａ，１２Ｂとを乾式
食刻してアクティブ領域用パターン側面にＨＬＤ絶縁膜
１３Ａ，１３Ｂ及び第２窒化膜１２Ａ，１２Ｂからなる
側壁スペーサを形成し、該側壁スペーサをマスクとしシ
リコン基板を乾式食刻する。
び（Ｂ）に示すように、ＬＯＣＯＳ熱処理(annealing)
を施して前記第１窒化膜９Ａ，９Ｂ及び基板１上に第２
酸化防止膜として薄膜の第２窒化膜１２Ａ，１２Ｂを蒸
着した後、該第２窒化膜１２Ａ，１２Ｂ上にＨＬＤ絶縁
膜１３Ａ，１３Ｂを蒸着する。次いで、第７工程とし
て、図15（Ａ）及び（Ｂ）に示すように、該ＨＬＤ絶縁
膜１３Ａ，１３Ｂと第２窒化膜１２Ａ，１２Ｂとを乾式
食刻してアクティブ領域用パターン側面にＨＬＤ絶縁膜
１３Ａ，１３Ｂ及び第２窒化膜１２Ａ，１２Ｂからなる
側壁スペーサを形成し、該側壁スペーサをマスクとしシ
リコン基板を乾式食刻する。
【０００７】以後の工程からは、便宜上、ペリフェリ領
域の第１導電型ウェル７Ａ，７Ｂ及び第２導電型ウェル
５は相互に段差のない状態として表示する。次いで、第
８工程として、図16（Ａ）及び（Ｂ）に示すように、フ
ィールド酸化処理を行なってフィールド酸化膜１４Ａ，
１４Ｂを形成し、ＨＬＤ絶縁膜１３Ａ，１３Ｂを除去し
た後フィールド拡散(diffusion) を行なう。その結果、
ペリフェリ領域及びセル領域の第１導電型ｐウェル７内
にＮ−フィールド１０’Ａ，１０’Ｂが形成され、第２
導電型ｎウェル５内にＰ−フィールド１１’が形成され
る。
域の第１導電型ウェル７Ａ，７Ｂ及び第２導電型ウェル
５は相互に段差のない状態として表示する。次いで、第
８工程として、図16（Ａ）及び（Ｂ）に示すように、フ
ィールド酸化処理を行なってフィールド酸化膜１４Ａ，
１４Ｂを形成し、ＨＬＤ絶縁膜１３Ａ，１３Ｂを除去し
た後フィールド拡散(diffusion) を行なう。その結果、
ペリフェリ領域及びセル領域の第１導電型ｐウェル７内
にＮ−フィールド１０’Ａ，１０’Ｂが形成され、第２
導電型ｎウェル５内にＰ−フィールド１１’が形成され
る。
【０００８】次いで、第９工程として、図17（Ａ）及び
（Ｂ）に示すように、前記第１窒化膜９Ａ，９Ｂ及び第
２窒化膜１２Ａ，１２Ｂを除去し、前記ベース酸化膜８
Ａ，８Ｂを除去して、半導体素子の隔離構造の製造を終
了する。即ち、このような従来改良形ＬＯＣＯＳ法は、
フィールド酸化膜１４Ａ，１４Ｂ、Ｎ−フィールド１
０’Ａ，１０’Ｂ、及びＰ−フィールド１１’によりア
クティブ領域と素子形成領域とが隔離されている。
（Ｂ）に示すように、前記第１窒化膜９Ａ，９Ｂ及び第
２窒化膜１２Ａ，１２Ｂを除去し、前記ベース酸化膜８
Ａ，８Ｂを除去して、半導体素子の隔離構造の製造を終
了する。即ち、このような従来改良形ＬＯＣＯＳ法は、
フィールド酸化膜１４Ａ，１４Ｂ、Ｎ−フィールド１
０’Ａ，１０’Ｂ、及びＰ−フィールド１１’によりア
クティブ領域と素子形成領域とが隔離されている。
【０００９】そして、このような改良形ＬＯＣＯＳ法を
用いて半導体素子を製造すると、フィールド酸化膜のバ
ーズビーク（bird's beak ）部分が相当な急斜面に形成
され、アクティブ領域が良好に確保されて、セル領域は
極めて優秀に確保されるという長点があった。
用いて半導体素子を製造すると、フィールド酸化膜のバ
ーズビーク（bird's beak ）部分が相当な急斜面に形成
され、アクティブ領域が良好に確保されて、セル領域は
極めて優秀に確保されるという長点があった。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体素子の製造方法においては、セル領域
を除いたペリフェリ領域上フィールド酸化膜１４Ａ，１
４Ｂと基板表面アクティブ領域との間にＮ−フィールド
１０’Ａ，１０’Ｂ及びＰ−フィールド１１’が夫々形
成され、それらＮ−フィールド１０’Ａ，１０’Ｂ及び
Ｐ−フィールド１１’側に位置した寄生的なトランジス
タが優先的にターンオンするダブルハンプ(double hum
p) 現象が発生するため、全てのメモリを駆動させる回
路の位置されたペリフェリ領域から漏洩電流及び待機電
流(stand-by current)が発生し、素子の動作特性を低下
させるという不都合な点があった。
うな従来の半導体素子の製造方法においては、セル領域
を除いたペリフェリ領域上フィールド酸化膜１４Ａ，１
４Ｂと基板表面アクティブ領域との間にＮ−フィールド
１０’Ａ，１０’Ｂ及びＰ−フィールド１１’が夫々形
成され、それらＮ−フィールド１０’Ａ，１０’Ｂ及び
Ｐ−フィールド１１’側に位置した寄生的なトランジス
タが優先的にターンオンするダブルハンプ(double hum
p) 現象が発生するため、全てのメモリを駆動させる回
路の位置されたペリフェリ領域から漏洩電流及び待機電
流(stand-by current)が発生し、素子の動作特性を低下
させるという不都合な点があった。
【００１１】本発明の目的は、デザインルールの厳しい
セル領域には改良形ＬＯＣＯＳ法を適用し、漏洩電流の
発生し易い通常のペリフェリ領域にはＬＯＣＯＳ法を適
用して素子の隔離構造を形成し、ダブルハンプ現象を防
止し得る半導体素子の製造方法を提供しようとするもの
である。
セル領域には改良形ＬＯＣＯＳ法を適用し、漏洩電流の
発生し易い通常のペリフェリ領域にはＬＯＣＯＳ法を適
用して素子の隔離構造を形成し、ダブルハンプ現象を防
止し得る半導体素子の製造方法を提供しようとするもの
である。
【００１２】
【課題を解決するための手段】このため、請求項１に係
る発明では、基板上の、第１導電型ウェル（７Ａ）と第
２導電型ウェル（５）との形成されたペリフェリ領域お
よび第１導電型ウェル（７Ｂ）の形成されたセル領域
に、絶縁膜（８Ａ，８Ｂ）及び第１酸化防止膜（９Ａ，
９Ｂ）を順次形成する工程と、前記セル領域の露出され
た前記第１導電型ウェル（７Ｂ）に高濃度の第１導電型
不純物をイオン注入し、前記セル領域の前記第１導電型
ウェル（７Ｂ）内に第１フィールドイオン注入領域（１
０Ｂ）を形成する工程と、前記セル領域の前記アクティ
ブ領域側面に側壁スペーサを形成する工程と、前記ペリ
フェリ領域の基板表面所定部位が露出されるように前記
第１酸化防止膜（９Ａ）及び絶縁膜（８Ａ）を選択食刻
して前記ペリフェリ領域のアクティブ領域を形成する工
程と、前記ペリフェリ領域の露出された前記第１導電型
ウェル（７Ａ）に高濃度の第１導電型不純物をイオン注
入して、前記ペリフェリ領域の前記第１導電型ウェル
（７Ａ）内に第１フィールドイオン注入領域（１０Ａ）
を形成する工程と、前記ペリフェリ領域の露出された前
記第２導電型ウェル（５）に高濃度の第２導電型不純物
をイオン注入して、前記ペリフェリ領域の前記第２導電
型ウェル（５）内に第２フィールドイオン注入領域（１
１）を形成する工程と、フィールド酸化を行なってフィ
ールド酸化膜（１４Ａ，１４Ｂ）を形成する工程と、前
記第１酸化防止膜（９Ａ，９Ｂ）、絶縁膜（８Ａ，８
Ｂ）、及び側壁スペーサを除去する工程と、を順次行な
うようになっている。
る発明では、基板上の、第１導電型ウェル（７Ａ）と第
２導電型ウェル（５）との形成されたペリフェリ領域お
よび第１導電型ウェル（７Ｂ）の形成されたセル領域
に、絶縁膜（８Ａ，８Ｂ）及び第１酸化防止膜（９Ａ，
９Ｂ）を順次形成する工程と、前記セル領域の露出され
た前記第１導電型ウェル（７Ｂ）に高濃度の第１導電型
不純物をイオン注入し、前記セル領域の前記第１導電型
ウェル（７Ｂ）内に第１フィールドイオン注入領域（１
０Ｂ）を形成する工程と、前記セル領域の前記アクティ
ブ領域側面に側壁スペーサを形成する工程と、前記ペリ
フェリ領域の基板表面所定部位が露出されるように前記
第１酸化防止膜（９Ａ）及び絶縁膜（８Ａ）を選択食刻
して前記ペリフェリ領域のアクティブ領域を形成する工
程と、前記ペリフェリ領域の露出された前記第１導電型
ウェル（７Ａ）に高濃度の第１導電型不純物をイオン注
入して、前記ペリフェリ領域の前記第１導電型ウェル
（７Ａ）内に第１フィールドイオン注入領域（１０Ａ）
を形成する工程と、前記ペリフェリ領域の露出された前
記第２導電型ウェル（５）に高濃度の第２導電型不純物
をイオン注入して、前記ペリフェリ領域の前記第２導電
型ウェル（５）内に第２フィールドイオン注入領域（１
１）を形成する工程と、フィールド酸化を行なってフィ
ールド酸化膜（１４Ａ，１４Ｂ）を形成する工程と、前
記第１酸化防止膜（９Ａ，９Ｂ）、絶縁膜（８Ａ，８
Ｂ）、及び側壁スペーサを除去する工程と、を順次行な
うようになっている。
【００１３】また、請求項２に係る発明では、前記セル
領域のアクティブ領域側面に側壁スペーサを形成する工
程は、前記ペリフェリ領域及びセル領域の第１酸化防止
膜（９Ａ，９Ｂ）と、表面の露出された基板内とに、第
２酸化防止膜（１２Ａ，１２Ｂ）及びＨＬＤ絶縁膜（１
３Ａ，１３Ｂ）を順次形成した後、それらを乾式食刻し
て形成する。
領域のアクティブ領域側面に側壁スペーサを形成する工
程は、前記ペリフェリ領域及びセル領域の第１酸化防止
膜（９Ａ，９Ｂ）と、表面の露出された基板内とに、第
２酸化防止膜（１２Ａ，１２Ｂ）及びＨＬＤ絶縁膜（１
３Ａ，１３Ｂ）を順次形成した後、それらを乾式食刻し
て形成する。
【００１４】また、請求項３に係る発明では、前記第１
及び第２酸化防止膜は、窒化膜である。また、請求項４
に係る発明では、前記セル領域のアクティブ領域側面に
側壁スペーサを形成した後に、露出された基板表面を所
定厚さに乾式食刻する工程が追加される。
及び第２酸化防止膜は、窒化膜である。また、請求項４
に係る発明では、前記セル領域のアクティブ領域側面に
側壁スペーサを形成した後に、露出された基板表面を所
定厚さに乾式食刻する工程が追加される。
【００１５】また、請求項５に係る発明では、前記ペリ
フェリ領域の前記第１導電型ウェル（７Ａ）内に第１フ
ィールドイオン注入領域（１０Ａ）を形成する工程は、
基板上のセル領域及びペリフェリ領域に前記アクティブ
領域を覆う感光膜を形成する工程と、ペリフェリ領域の
前記第１導電型ウェル（７Ａ）表面及び該第１導電型ウ
ェル（７Ａ）上のアクティブ領域が露出されるように前
記感光膜を選択食刻する工程と、前記感光膜をマスクと
して、基板内に高濃度の第１導電型不純物をイオン注入
する工程と、前記感光膜を除去する工程と、を順次行な
う。
フェリ領域の前記第１導電型ウェル（７Ａ）内に第１フ
ィールドイオン注入領域（１０Ａ）を形成する工程は、
基板上のセル領域及びペリフェリ領域に前記アクティブ
領域を覆う感光膜を形成する工程と、ペリフェリ領域の
前記第１導電型ウェル（７Ａ）表面及び該第１導電型ウ
ェル（７Ａ）上のアクティブ領域が露出されるように前
記感光膜を選択食刻する工程と、前記感光膜をマスクと
して、基板内に高濃度の第１導電型不純物をイオン注入
する工程と、前記感光膜を除去する工程と、を順次行な
う。
【００１６】また、請求項６に係る発明では、前記ペリ
フェリ領域の第２導電型ウェル（１５）内に第２フィー
ルドイオン注入領域（１１）を形成する工程は、基板上
のセル領域及びペリフェリ領域に前記アクティブ領域を
覆う感光膜を形成する工程と、前記ペリフェリ領域の第
２導電型ウェル（５）表面及び該第２導電型ウェル
（５）上に形成されたアクティブ領域が露出されるよう
に前記感光膜を選択食刻する工程と、前記感光膜をマス
クとして、基板内に高濃度の第２導電型不純物をイオン
注入する工程と、前記感光膜を除去する工程と、を順次
行なう。
フェリ領域の第２導電型ウェル（１５）内に第２フィー
ルドイオン注入領域（１１）を形成する工程は、基板上
のセル領域及びペリフェリ領域に前記アクティブ領域を
覆う感光膜を形成する工程と、前記ペリフェリ領域の第
２導電型ウェル（５）表面及び該第２導電型ウェル
（５）上に形成されたアクティブ領域が露出されるよう
に前記感光膜を選択食刻する工程と、前記感光膜をマス
クとして、基板内に高濃度の第２導電型不純物をイオン
注入する工程と、前記感光膜を除去する工程と、を順次
行なう。
【００１７】また、請求項７に係る発明では、前記フィ
ールド酸化によりフィールド酸化膜（１４Ａ，１４Ｂ）
を形成した後、前記イオン注入された不純物の拡散を行
なう工程が追加される。
ールド酸化によりフィールド酸化膜（１４Ａ，１４Ｂ）
を形成した後、前記イオン注入された不純物の拡散を行
なう工程が追加される。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明に係る半導体素子の製造方法を、図
１（Ａ）及び（Ｂ）〜図８（Ａ）及び（Ｂ）を用いて説
明すると次のようである。先ず、第１工程として、図１
（Ａ）及び（Ｂ）に示すように、ペリフェリ領域（基板
内の第１導電型ｐウェル７Ａと第２導電型ｎウェル５と
の形成された部位）及びセル領域（基板内に第１導電型
ｐウェル７Ｂの形成された部位）上に絶縁膜のベース酸
化膜８Ａ，８Ｂを成長し、該酸化膜８Ａ，８Ｂ上に第１
酸化防止膜の第１窒化膜９Ａ，９Ｂを蒸着する。その
後、該第１窒化膜９Ａ，９Ｂ上に感光膜４Ａ，４Ｂを蒸
着し、セル領域の第１窒化膜９Ａ，９Ｂ表面所定部位が
露出されるように前記感光膜４Ａ，４Ｂを選択食刻した
後、該感光膜４Ａ，４Ｂをマスクとしその下部の第１窒
化膜９Ａ，９Ｂ及びベース酸化膜８Ａ，８Ｂを食刻して
基板１表面所定部位を露出させる。その結果、基板１上
のセル領域にアクティブ領域が形成される。
て説明する。本発明に係る半導体素子の製造方法を、図
１（Ａ）及び（Ｂ）〜図８（Ａ）及び（Ｂ）を用いて説
明すると次のようである。先ず、第１工程として、図１
（Ａ）及び（Ｂ）に示すように、ペリフェリ領域（基板
内の第１導電型ｐウェル７Ａと第２導電型ｎウェル５と
の形成された部位）及びセル領域（基板内に第１導電型
ｐウェル７Ｂの形成された部位）上に絶縁膜のベース酸
化膜８Ａ，８Ｂを成長し、該酸化膜８Ａ，８Ｂ上に第１
酸化防止膜の第１窒化膜９Ａ，９Ｂを蒸着する。その
後、該第１窒化膜９Ａ，９Ｂ上に感光膜４Ａ，４Ｂを蒸
着し、セル領域の第１窒化膜９Ａ，９Ｂ表面所定部位が
露出されるように前記感光膜４Ａ，４Ｂを選択食刻した
後、該感光膜４Ａ，４Ｂをマスクとしその下部の第１窒
化膜９Ａ，９Ｂ及びベース酸化膜８Ａ，８Ｂを食刻して
基板１表面所定部位を露出させる。その結果、基板１上
のセル領域にアクティブ領域が形成される。
【００１９】次いで、第２工程として、図２（Ａ）及び
（Ｂ）に示すように、前記感光膜４Ａ，４Ｂを除去し、
セル領域のうち、表面の露出された前記基板１内に高濃
度の第１導電型ｐ+ 不純物をイオン注入して、第１導電
型ｐウェル７Ａ内に第１フィールドイオン注入領域とし
てのＮ−フィールドイオン注入領域１０Ａを形成する。
その後、前記第１窒化膜９及び表面の露出された基板１
上に第２酸化防止膜の第２窒化膜１２Ａ，１２Ｂを蒸着
し、該第２窒化膜１２Ａ，１２Ｂ上にＨＬＤ絶縁膜１３
Ａ，１３Ｂを蒸着する。
（Ｂ）に示すように、前記感光膜４Ａ，４Ｂを除去し、
セル領域のうち、表面の露出された前記基板１内に高濃
度の第１導電型ｐ+ 不純物をイオン注入して、第１導電
型ｐウェル７Ａ内に第１フィールドイオン注入領域とし
てのＮ−フィールドイオン注入領域１０Ａを形成する。
その後、前記第１窒化膜９及び表面の露出された基板１
上に第２酸化防止膜の第２窒化膜１２Ａ，１２Ｂを蒸着
し、該第２窒化膜１２Ａ，１２Ｂ上にＨＬＤ絶縁膜１３
Ａ，１３Ｂを蒸着する。
【００２０】次いで、第３工程として、図３（Ａ）及び
（Ｂ）に示すように、前記ＨＬＤ絶縁膜１３Ａ，１３Ｂ
及び第２窒化膜１２Ａ，１２Ｂを乾式食刻し、セル領域
のアクティブ領域側面にＨＬＤ絶縁膜１３Ａ，１３Ｂと
第２窒化膜とからなる側壁スペーサを形成する。その
後、該側壁スペーサをマスクとしセル領域のシリコン基
板を所定厚さに乾式食刻する。ただし、このセル領域の
シリコン基板の乾式食刻工程は省略しても構わない。
（Ｂ）に示すように、前記ＨＬＤ絶縁膜１３Ａ，１３Ｂ
及び第２窒化膜１２Ａ，１２Ｂを乾式食刻し、セル領域
のアクティブ領域側面にＨＬＤ絶縁膜１３Ａ，１３Ｂと
第２窒化膜とからなる側壁スペーサを形成する。その
後、該側壁スペーサをマスクとしセル領域のシリコン基
板を所定厚さに乾式食刻する。ただし、このセル領域の
シリコン基板の乾式食刻工程は省略しても構わない。
【００２１】次いで、第４工程として、図４（Ａ）及び
（Ｂ）に示すように、前記第１窒化膜９Ａ，９Ｂ、側壁
スペーサ、及び基板１上に感光膜４Ａ，４Ｂを形成し、
ペリフェリ領域の基板表面所定部位が露出されるように
前記感光膜４Ａを選択食刻する。その後、該感光膜４Ａ
をマスクとして、第１窒化膜９Ａ及びベース酸化膜８Ａ
を食刻して基板１のペリフェリ領域にアクティブ領域を
形成し、前記感光膜４Ａを除去する。
（Ｂ）に示すように、前記第１窒化膜９Ａ，９Ｂ、側壁
スペーサ、及び基板１上に感光膜４Ａ，４Ｂを形成し、
ペリフェリ領域の基板表面所定部位が露出されるように
前記感光膜４Ａを選択食刻する。その後、該感光膜４Ａ
をマスクとして、第１窒化膜９Ａ及びベース酸化膜８Ａ
を食刻して基板１のペリフェリ領域にアクティブ領域を
形成し、前記感光膜４Ａを除去する。
【００２２】次いで、第５工程として、図５（Ａ）及び
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上にアクティブ領域が十分に覆
われる程度の厚さに感光膜４Ａ，４Ｂを形成し、ペリフ
ェリ領域の第１導電型ｐウェル７Ａ表面及び該第１導電
型ウェル７Ａ上に形成されたアクティブ領域が露出され
るように前記感光膜４Ａを選択食刻した後、基板１内に
高濃度の第１導電型ｐ+ 不純物をイオン注入して、ペリ
フェリ領域の第１導電型ｐウェル７Ａ内に第１フィール
ドイオン注入領域としてのＮ−フィールドイオン注入領
域１０Ａを形成する。その後、前記感光膜４Ａ，４Ｂを
除去する。
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上にアクティブ領域が十分に覆
われる程度の厚さに感光膜４Ａ，４Ｂを形成し、ペリフ
ェリ領域の第１導電型ｐウェル７Ａ表面及び該第１導電
型ウェル７Ａ上に形成されたアクティブ領域が露出され
るように前記感光膜４Ａを選択食刻した後、基板１内に
高濃度の第１導電型ｐ+ 不純物をイオン注入して、ペリ
フェリ領域の第１導電型ｐウェル７Ａ内に第１フィール
ドイオン注入領域としてのＮ−フィールドイオン注入領
域１０Ａを形成する。その後、前記感光膜４Ａ，４Ｂを
除去する。
【００２３】次いで、第６工程として、図６（Ａ）及び
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上に、前記アクティブ領域が十
分に覆われる程度の厚さに感光膜４Ａ，４Ｂを形成し、
ペリフェリ領域の第２導電型ウェル５表面及び該第２導
電型ｎウェル５上に形成されたアクティブ領域が露出さ
れるように感光膜４Ａを選択食刻した後、基板１内に高
濃度の第２導電型ｎ+不純物をイオン注入して、ペリフ
ェリ領域の第２導電型ｎウェル５内に第２フィールドイ
オン注入領域としてのＰ−フィールドイオン注入領域１
１を形成する。以後、前記感光膜４Ａ，４Ｂを除去す
る。
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上に、前記アクティブ領域が十
分に覆われる程度の厚さに感光膜４Ａ，４Ｂを形成し、
ペリフェリ領域の第２導電型ウェル５表面及び該第２導
電型ｎウェル５上に形成されたアクティブ領域が露出さ
れるように感光膜４Ａを選択食刻した後、基板１内に高
濃度の第２導電型ｎ+不純物をイオン注入して、ペリフ
ェリ領域の第２導電型ｎウェル５内に第２フィールドイ
オン注入領域としてのＰ−フィールドイオン注入領域１
１を形成する。以後、前記感光膜４Ａ，４Ｂを除去す
る。
【００２４】次いで、第７工程として、図７（Ａ）及び
（Ｂ）に示すように、フィールド酸化を行なってフィー
ルド酸化膜１４Ａ，１４Ｂを形成し、前記ＨＬＤ絶縁膜
１３Ａ，１３Ｂを除去した後、フィールド拡散を行なっ
て第１導電型ｐウェル７Ａ，７Ｂ内にＮ−フィールド１
０’Ａ，１０’Ｂを形成し、第２導電型ウェル５内にＰ
−フィールド１１’を形成する。
（Ｂ）に示すように、フィールド酸化を行なってフィー
ルド酸化膜１４Ａ，１４Ｂを形成し、前記ＨＬＤ絶縁膜
１３Ａ，１３Ｂを除去した後、フィールド拡散を行なっ
て第１導電型ｐウェル７Ａ，７Ｂ内にＮ−フィールド１
０’Ａ，１０’Ｂを形成し、第２導電型ウェル５内にＰ
−フィールド１１’を形成する。
【００２５】次いで、第８工程として、図８（Ａ）及び
（Ｂ）に示すように、前記第１窒化膜９Ａ，９Ｂ、第２
窒化膜１２Ａ，１２Ｂ、及びベース酸化膜８Ａ，８Ｂを
除去して、本工程による半導体素子の隔離構造製造を終
了する。即ち、本発明は、ペリフェリ領域上フィールド
酸化膜１４Ａ下方側にのみＮ−フィールド１０’Ａ及び
Ｐ−フィールド１１’が夫々形成され、それらＮ−フィ
ールド１０’Ａ及びＰ−フィールド１１’が基板上面に
位置されずにアクティブ領域を確保するようになってい
るため、アクティブ領域のエッジから発生するダブルハ
ンプ現象を防止し、全てのメモリを駆動させる回路が位
置されたペリフェリ領域から発生する漏洩電流及び待機
電流を防止し得るようになる。
（Ｂ）に示すように、前記第１窒化膜９Ａ，９Ｂ、第２
窒化膜１２Ａ，１２Ｂ、及びベース酸化膜８Ａ，８Ｂを
除去して、本工程による半導体素子の隔離構造製造を終
了する。即ち、本発明は、ペリフェリ領域上フィールド
酸化膜１４Ａ下方側にのみＮ−フィールド１０’Ａ及び
Ｐ−フィールド１１’が夫々形成され、それらＮ−フィ
ールド１０’Ａ及びＰ−フィールド１１’が基板上面に
位置されずにアクティブ領域を確保するようになってい
るため、アクティブ領域のエッジから発生するダブルハ
ンプ現象を防止し、全てのメモリを駆動させる回路が位
置されたペリフェリ領域から発生する漏洩電流及び待機
電流を防止し得るようになる。
【００２６】
【発明の効果】以上説明したように本発明に係る半導体
素子の製造方法においては、同一メモリチップのセル領
域は改良形ＬＯＣＯＳ法を用いて形成し、ペリフェリ領
域は通常のＬＯＣＯＳ法を用いて形成することにより、
ペリフェリ領域のフィールド酸化膜下方側のみにＮ−フ
ィールド及びＰ−フィールドを形成し、ペリフェリ領域
上のアクティブ領域を優秀に確保するようになってい
る。このため、従来のアクティブエッジ領域から発生す
るダブルハンプ現象を防止し、ペリフェリ領域から発生
する漏洩電流及び待機電流を防止し得るという効果があ
る。
素子の製造方法においては、同一メモリチップのセル領
域は改良形ＬＯＣＯＳ法を用いて形成し、ペリフェリ領
域は通常のＬＯＣＯＳ法を用いて形成することにより、
ペリフェリ領域のフィールド酸化膜下方側のみにＮ−フ
ィールド及びＰ−フィールドを形成し、ペリフェリ領域
上のアクティブ領域を優秀に確保するようになってい
る。このため、従来のアクティブエッジ領域から発生す
るダブルハンプ現象を防止し、ペリフェリ領域から発生
する漏洩電流及び待機電流を防止し得るという効果があ
る。
【図１】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図２】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図３】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図４】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図５】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図６】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図７】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図８】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【図９】 従来の半導体素子の製造方法を示した工程順
序図
序図
【図１０】 従来の半導体素子の製造方法を示した工程
順序図
順序図
【図１１】 従来の半導体素子の製造方法を示した工程
順序図
順序図
【図１２】 従来の半導体素子の製造方法を示した工程
順序図
順序図
【図１３】 従来の半導体素子の製造方法を示した工程
順序図
順序図
【図１４】 従来の半導体素子の製造方法を示した工程
順序図
順序図
【図１５】 従来の半導体素子の製造方法を示した工程
順序図
順序図
【図１６】 従来の半導体素子の製造方法を示した工程
順序図
順序図
【図１７】 従来の半導体素子の製造方法を示した工程
順序図
順序図
１ 基板 ４Ａ，４Ｂ 感光膜 ５ 第２導電型ウェル ７Ａ，７Ｂ 第１導電型ウェル ８Ａ，８Ｂ ベース酸化膜（絶縁膜） ９Ａ，９Ｂ 第１窒化膜（第１酸化防止膜） １０Ａ，１０Ｂ Ｎ−フィールドイオン注入領域（第１
フィールドイオン注入領域） １０’Ａ，１０’Ｂ Ｎ−フィールド １１ Ｐ−フィールドイオン注入領域（第２フィールド
イオン注入領域） １１’Ｐ−フィールド １２Ａ，１２Ｂ 第２窒化膜（第２酸化防止膜） １３Ａ，１３Ｂ ＨＬＤ絶縁膜
フィールドイオン注入領域） １０’Ａ，１０’Ｂ Ｎ−フィールド １１ Ｐ−フィールドイオン注入領域（第２フィールド
イオン注入領域） １１’Ｐ−フィールド １２Ａ，１２Ｂ 第２窒化膜（第２酸化防止膜） １３Ａ，１３Ｂ ＨＬＤ絶縁膜
Claims (7)
- 【請求項１】同一メモリチップのセル領域は改良形ＬＯ
ＣＯＳ法を用いて形成し、ペリフェリ領域は通常のＬＯ
ＣＯＳ法を用いて形成して、素子隔離構造を有した半導
体素子を製造する方法であって、 基板上の、第１導電型ウェル（７Ａ）と第２導電型ウェ
ル（５）との形成されたペリフェリ領域および第１導電
型ウェル（７Ｂ）の形成されたセル領域に、絶縁膜（８
Ａ，８Ｂ）及び第１酸化防止膜（９Ａ，９Ｂ）を順次形
成する工程と、 前記セル領域の基板表面所定部位が露出されるように前
記第１酸化防止膜（９Ｂ）及び絶縁膜（８Ｂ）を選択食
刻して前記セル領域のアクティブ領域を形成する工程
と、 前記セル領域の露出された前記第１導電型ウェル（７
Ｂ）に高濃度の第１導電型不純物をイオン注入し、前記
セル領域の前記第１導電型ウェル（７Ｂ）内に第１フィ
ールドイオン注入領域（１０Ｂ）を形成する工程と、 前記セル領域の前記アクティブ領域側面に側壁スペーサ
を形成する工程と、 前記ペリフェリ領域の基板表面所定部位が露出されるよ
うに前記第１酸化防止膜（９Ａ）及び絶縁膜（８Ａ）を
選択食刻して前記ペリフェリ領域のアクティブ領域を形
成する工程と、 前記ペリフェリ領域の露出された前記第１導電型ウェル
（７Ａ）に高濃度の第１導電型不純物をイオン注入し
て、前記ペリフェリ領域の前記第１導電型ウェル（７
Ａ）内に第１フィールドイオン注入領域（１０Ａ）を形
成する工程と、 前記ペリフェリ領域の露出された前記第２導電型ウェル
（５）に高濃度の第２導電型不純物をイオン注入して、
前記ペリフェリ領域の前記第２導電型ウェル（５）内に
第２フィールドイオン注入領域（１１）を形成する工程
と、 フィールド酸化を行なってフィールド酸化膜（１４Ａ，
１４Ｂ）を形成する工程と、 前記第１酸化防止膜（９Ａ，９Ｂ）、絶縁膜（８Ａ，８
Ｂ）、及び側壁スペーサを除去する工程と、 を順次行なう半導体素子の製造方法。 - 【請求項２】前記セル領域のアクティブ領域側面に側壁
スペーサを形成する工程は、前記ペリフェリ領域及びセ
ル領域の第１酸化防止膜（９Ａ，９Ｂ）と、表面の露出
された基板内とに、第２酸化防止膜（１２Ａ，１２Ｂ）
及びＨＬＤ絶縁膜（１３Ａ，１３Ｂ）を順次形成した
後、それらを乾式食刻して形成する請求項１に記載の半
導体素子の製造方法。 - 【請求項３】前記第１及び第２酸化防止膜は、窒化膜で
ある請求項２に記載の半導体素子の製造方法。 - 【請求項４】前記セル領域のアクティブ領域側面に側壁
スペーサを形成した後に、露出された基板表面を所定厚
さに乾式食刻する工程が追加される請求項１〜請求項３
のいずれか１つに記載の半導体素子の製造方法。 - 【請求項５】前記ペリフェリ領域の前記第１導電型ウェ
ル（７Ａ）内に第１フィールドイオン注入領域（１０
Ａ）を形成する工程は、 基板上のセル領域及びペリフェリ領域に前記アクティブ
領域を覆う感光膜を形成する工程と、 ペリフェリ領域の前記第１導電型ウェル（７Ａ）表面及
び該第１導電型ウェル（７Ａ）上のアクティブ領域が露
出されるように前記感光膜を選択食刻する工程と、 前
記感光膜をマスクとして、基板内に高濃度の第１導電型
不純物をイオン注入する工程と、 前記感光膜を除去する工程と、 を順次行なう請求項１〜請求項４のいずれか１つに記載
の半導体素子の製造方法。 - 【請求項６】前記ペリフェリ領域の第２導電型ウェル
（５）内に第２フィールドイオン注入領域（１１）を形
成する工程は、 基板上のセル領域及びペリフェリ領域に前記アクティブ
領域を覆う感光膜を形成する工程と、 前記ペリフェリ領域の第２導電型ウェル（５）表面及び
該第２導電型ウェル（５）上に形成されたアクティブ領
域が露出されるように前記感光膜を選択食刻する工程
と、 前記感光膜をマスクとして、基板内に高濃度の第２導電
型不純物をイオン注入する工程と、 前記感光膜を除去する工程と、 を順次行なう請求項１〜請求項５のいずれか１つに記載
の半導体素子の製造方法。 - 【請求項７】前記フィールド酸化によりフィールド酸化
膜（１４Ａ，１４Ｂ）を形成した後、前記イオン注入さ
れた不純物の拡散を行なう工程が追加される請求項１〜
請求項６のいずれか１つに記載の半導体素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR68656/1995 | 1995-12-30 | ||
| KR1019950068656A KR0179805B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213907A JPH09213907A (ja) | 1997-08-15 |
| JP2838693B2 true JP2838693B2 (ja) | 1998-12-16 |
Family
ID=19448168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350688A Expired - Fee Related JP2838693B2 (ja) | 1995-12-30 | 1996-12-27 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5895258A (ja) |
| JP (1) | JP2838693B2 (ja) |
| KR (1) | KR0179805B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW530372B (en) | 1999-03-09 | 2003-05-01 | Mosel Vitelic Inc | Shallow trench isolation process |
| US7706403B2 (en) * | 2003-11-25 | 2010-04-27 | Telefonaktiebolaget Lm Ericsson (Publ) | Queuing delay based rate control |
-
1995
- 1995-12-30 KR KR1019950068656A patent/KR0179805B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP8350688A patent/JP2838693B2/ja not_active Expired - Fee Related
- 1996-12-30 US US08/774,801 patent/US5895258A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213907A (ja) | 1997-08-15 |
| KR970053481A (ko) | 1997-07-31 |
| KR0179805B1 (ko) | 1999-04-15 |
| US5895258A (en) | 1999-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100346844B1 (ko) | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 | |
| US6642132B2 (en) | Cmos of semiconductor device and method for manufacturing the same | |
| US20020111025A1 (en) | Modified gate processing for optimized difinition of array and logic devices on same chip | |
| JP3902831B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH05102415A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| JP4108253B2 (ja) | Ｃｍｏｓトランジスタ製造方法 | |
| JP2838693B2 (ja) | 半導体素子の製造方法 | |
| KR0161415B1 (ko) | BiCMOS 반도체장치 및 그 제조방법 | |
| JPH098123A (ja) | 半導体素子及びその製造方法 | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| US7524721B2 (en) | High voltage CMOS device and method of fabricating the same | |
| JP2000188337A (ja) | 半導体装置及びその製造方法 | |
| JPH08162523A (ja) | 半導体装置及びその製造方法 | |
| JPH06216333A (ja) | 半導体記憶装置の製造方法 | |
| JPH104147A (ja) | 半導体素子のウェル形成方法 | |
| KR20050071020A (ko) | 모스 전계효과 트랜지스터의 제조 방법 | |
| US5972746A (en) | Method for manufacturing semiconductor devices using double-charged implantation | |
| JPH11274486A (ja) | 半導体装置およびその製造方法 | |
| KR100265351B1 (ko) | 씨모스 트랜지스터 및 그 제조 방법 | |
| KR20000004532A (ko) | 반도체소자의 소자분리 산화막 제조방법 | |
| KR100398571B1 (ko) | 복합 반도체 소자의 제조방법 | |
| KR100261186B1 (ko) | 반도체소자의 제조방법 | |
| KR20000045470A (ko) | 반도체소자의 제조방법 | |
| JPH06196642A (ja) | 半導体装置及びその製造方法 | |
| JPH09172060A (ja) | トレンチ素子分離構造を備えた半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |