JP2013222720A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】層間絶縁膜の下の導電膜パターンと、導電膜パターンを露出させるために層間絶縁膜に形成されるホールとの位置ずれが生じない方法を提供する。
【解決手段】半導体装置の製造方法は、第1の導電膜の上に所定のパターンを有するエッチングマスクを形成し、エッチングマスクを用いて第1の導電膜をエッチングして第1の導電膜に所定のパターンを転写し、エッチングマスクを埋め込むように第1の絶縁膜を形成し、エッチングマスクの表面を露出させるように第1の絶縁膜の表面を平坦化し、エッチングマスクを除去して所定のパターンが転写された第1の導電膜を露出させ、エッチングマスクを除去した後に形成された空間に第2の導電膜を埋め込み形成して第1の導電膜と第2の導電膜とを接触させる。
【選択図】図8
【解決手段】半導体装置の製造方法は、第1の導電膜の上に所定のパターンを有するエッチングマスクを形成し、エッチングマスクを用いて第1の導電膜をエッチングして第1の導電膜に所定のパターンを転写し、エッチングマスクを埋め込むように第1の絶縁膜を形成し、エッチングマスクの表面を露出させるように第1の絶縁膜の表面を平坦化し、エッチングマスクを除去して所定のパターンが転写された第1の導電膜を露出させ、エッチングマスクを除去した後に形成された空間に第2の導電膜を埋め込み形成して第1の導電膜と第2の導電膜とを接触させる。
【選択図】図8
Description
本発明は、半導体装置の製造方法に関し、特に、半導体記憶装置の製造方法に関する。
層間絶縁膜に覆われたコンタクト等との電気的接続を実現するには、層間絶縁膜にホールを形成する必要がある。関連する半導体装置の製造方法では、このホールの形成を、リソグラフィーとドライエッチングを用いて行っている(例えば特許文献1参照)。
リソグラフィーを用いる方法は、合わせずれを完全になくすことはきわめて困難である。そして、パターンの微細化に伴い、この合わせずれの影響は、ますます大きくなっている。
本発明の一実施の形態に係る半導体装置の製造方法は、第1の導電膜の上に所定のパターンを有するエッチングマスクを形成し、前記エッチングマスクを用いて前記第1の導電膜をエッチングして前記第1の導電膜に前記所定のパターンを転写し、前記エッチングマスクを埋め込むように第1の絶縁膜を形成し、前記エッチングマスクの表面を露出させるように前記第1の絶縁膜の表面を平坦化し、前記エッチングマスクを除去して前記所定のパターンが転写された前記第1の導電膜を露出させ、前記エッチングマスクを除去した後に形成された空間に第2の導電膜を埋め込み形成して前記第1の導電膜と前記第2の導電膜とを接触させる、ことを特徴とする。
第1の導電膜のエッチングに用いたエッチングマスクを第1の絶縁膜で埋め込み、その後エッチングマスクを除去するようにしたことで、第1の導電膜を露出させるホールを、合わせずれを生じることなく第1の絶縁膜に形成することができる。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
図1Aは、本発明の第1の実施の形態に係る半導体装置の主要部分の水平方向の配置を示す図である。
図示の半導体装置は、具体的には複数のメモリセルがX−Y方向にマトリクス上に配列形成された相変化メモリである。図1Aには、4個のメモリセル(うち3個は、その一部)が示されている。
詳述すると、半導体基板の一面側は、Y方向に延在し所定の間隔でX方向に繰り返し配置された複数の素子分離領域(STI:Shallow Trench Isolation)2によって分割され、これにより、複数の活性領域1aが形成されている。即ち、素子分離領域2と活性領域1aとが、X方向に交互に繰り返し配置されている。
また、複数の活性領域1aは、X方向に延在し所定の間隔でY方向に繰り返し配置された複数のゲートトレンチ3cによって分割され、これにより、各活性領域1aには、複数のピラー3dが形成されている。
ピラー3dは、トランジスタ(ピラートランジスタ3と呼ぶ)の一部を構成する。そのため、ピラー3dの底部側には、ピラートランジスタ3のソース/ドレインとなる不純物拡散層が形成されている。不純物拡散層の形成は、例えば注入によりAs,P等の不純物を高濃度で導入することにより行われる。また、これらの不純物拡散層の形成は、Y方向に隣接するピラー3dの底部側に形成された不純物拡散層同士が互いに接続されて底部拡散層ビットライン3gを構成するように行われる。なお、素子分離領域2は、底部拡散層ビットライン3gよりも深くまで到達しているため、X方向に隣り合う底部拡散層ビットラン3gは相互に電気的に分離される。
また、ゲートトレンチ3cの側面には、埋め込みワード線3k1,3k2が形成されている。これらの埋め込みワード線3k1,3k2は、ピラー3dのY方向側面に形成されたゲート酸化膜(図1Bの3i)を介して、ピラー3dに接している。そして、ピラー3dのY方向側面が、ピラートランジスタ3のチャネルとなる。
さらに、ピラー3dの上部には、ピラー3dに接する上部拡散層3pが形成されている。上部拡散層3pの直上には、上部拡散層3pに接続されるように相変化メモリであるGST(GeSbTe)メモリ6が形成されている。
GSTメモリ6よりも上(図の手前)側に位置する部分の構造は、図1Aでは省略されている。
図1B及び図1Cを参照して、さらに説明する。図1Bは、図1AのA−A’線断面図、図1Cは、図1AのB−B’線断面図である。
前述のように、半導体基板1の一面側は、Y方向に延在する素子分離領域2と、X方向に延在するゲートトレンチ3c(図1A参照)とによって分割され、ピラー3dが形成されている。ゲートトレンチに3cには、埋め込みワード線3k1,3k2が形成されるとともに、それらの間の空間には第一層間絶縁膜4が充填されている。
また、ゲートトレンチ3cの底を介して半導体基板1に注入されたAS,P等の高濃度不純物は、各ゲートトレンチ3cのY方向両側のピラー3dの下部にまで広がり、底部拡散層ビットライン3gを形成している。素子分離領域2は、底部拡散層ビットライン3gより深く形成されており、隣り合う底部拡散層ビットライン3gは相互に電気的に分離される。
ゲートトレンチ3cの側面には埋め込みワード線3k1,3k2が形成されている。埋め込みワード線3k1,3k2は、ゲート酸化膜3iを介して、ピラー3dのY方向の側面と接する。ピラー3dのY方向側面が、ピラートランジスタ3のチャネルとなる。
ピラー3dの上部には、SD(ソース・ドレイン)拡散層3mが形成されている。SD(ソース・ドレイン)拡散層3mは、AS,P等の不純物を注入により中濃度で導入することに形成される。
SD拡散層3mの上には、上部拡散層3pが形成されている。上部拡散層3pは、SD拡散層3mの上に単結晶シリコン層を選択エピタキシャル成長させ、AS,P等の不純物を注入して高濃度で導入することにより形成される。上部拡散層3pの表面はCo−Si層3qで覆われている。
ピラートランジスタ3は、最下層の底部拡散層ビットライン3gから最上層のCo−Si層3qまでで形成される。
上部拡散層3p同士の間の空間は、第二層間絶縁膜5で充填されている。
上部拡散層3pの直上に接続するようにGSTメモリ6(GST膜+TiNバリア膜)が形成されている。GSTメモリ6の上に、配線コンタクトプラグ8(TiNバリア+W膜)が形成されている。配線コンタクトプラグ8は、後述するように、GSTメモリ6形成時に使用されるα−C膜(図2Aの6c)に置き換えられるようにして形成され、GSTメモリ6に接続される。
隣り合う配線コンタクトプラグ8の間の空間は、第三層間絶縁膜7で埋設されている。そして、配線コンタクトプラグ8の上面は、第三層間絶縁膜7上に形成された配線9に接続されている。配線9及び第三層間絶縁膜7表面を覆うように保護絶縁膜10が形成されている。
なお、本実施形態では、GSTメモリを記憶素子とする記憶装置を例示するが、本発明は、これに限らず、異なる記憶素子を使用する記憶装置にも適用できる。また、本実施形態では、ピラートランジスタを使用しているが、他のタイプのトランジスタでもかまわない。
ここで、関連する半導体装置の製造方法を用いて、上述した半導体装置を製造する場合に生じる問題点について、図13A〜13Dを参照して説明する。
図13Aは、ピラートランジスタ3が形成された半導体基板1の全面にGST膜6a及びTiNバリア膜6bを形成し、関連する技術を用いて、GST膜6a及びTiNバリア膜6b(GSTメモリ6)をパターニングした後の状態を示している。即ち、レジストRをリソグラフィーによりパターニングし、ドライエッチングによりレジストパターンをGSTメモリ6に転写した状態を示している。
この後、レジストRは除去され、半導体基板1の上全面に第三層間絶縁膜7が厚く成膜される。そして、その第三層間絶縁膜7に、再びリソグラフィー及びエッチングを用いて、GSTメモリ6に電気的に接続される配線コンタクトプラグを形成するための配線コンタクトホール8aが形成される。図13Bは、第三層間絶縁膜7に配線コンタクトホール8aが形成された状態を示している。
これらの工程において、GSTメモリ6が形成される位置と配線コンタクトホール8aが形成される位置は、精度よく互いに一致していることが望ましい。しかしながら、図13Aの状態でのリソグラフィのずれと、図13Bの状態でのリソグラフィーのずれとが合わさって、配線コンタクトホール8aの位置がGSTメモリ6の直上よりずれる場合がある(図13B中のD)。
今後の半導体装置の微細化の進展により、上記のようなずれの影響はより大きくなる。例えば、隣接するGSTメモリ6の間隔が狭い場合には、図13Cに示すように、隣接するGSTメモリ6間に短絡が生じたり、隣接するGSTメモリ6の間隔が広い場合には、図13Dに示すように、配線コンタクトホール8aがGSTメモリ6も未接続になるといった問題が発生する。
そこで、本発明は、以下のような方法を採用することにより、上述した問題の発生を防止する。
即ち、本実施の形態では、TiNバリア膜6b(第1の導電膜)の上に直接レジストRを形成せずに、TiNバリア膜6bの上にα-C(アモルファスカーボン)膜6c(エッチングマスク)を成膜する。そして、図2Aに示すように、このα-C膜6cと、GST膜6a及びTiNバリア膜6bに対して、リソグラフィとドライエッチングによりパターニングを行う。
次に、パターニングされたα-C膜6cが残る半導体基板1の全面に、α−C膜6cを覆うように、第三層間絶縁膜7(第1の絶縁膜)を厚く成膜し、その後、α−C膜6cの表面が露出するまで第三層間絶縁膜7の表面をCMP(Chemical Vapor Developer)で平坦化する。この後、α−C膜6cを酸素プラズマを用いたアッシングで取り除くことで、図2Bに示す状態を得る。このとき、α−C膜6cが除去された後には、TiNバリア膜6bが露出する。
この後、α−C膜6cが除去された空間を埋めるように、配線コンタクトプラグ8となるTiNバリア膜8b及びW膜8c(第2の導電膜)を順次成膜する。これにより、TiNバリア膜6bとTiNバリア膜8bとが接触する。続いて、W膜8cの表面をα−C膜6cの表面が露出するまでCMPで平坦化して、図2Cに示す状態を得る。
このように、本実施の形態では、GSTメモリ上に残るパターニングされたα−C膜6cを配線コンタクトプラグ8に置き換える。これにより、GSTメモリ6の直上にGSTメモリ6と平面形状が一致する配線コンタクトプラグ8を自己整合的に形成することができる。GSTメモリ6が形成される位置と配線コンタクトプラグ8が形成される位置にはずれがないので、微細化が進んでも、位置ずれによる短絡や未接続は生じない。
以下、本実施の形態に係る半導体装置の製造工程について、図3〜図12を参照してより詳細に説明する。
先ず、図3に示すように、半導体基板1の一面側に素子分離領域2(以降STI2)を形成する。ここでは、半導体基板1としてシリコン基板を用いる。
STI2の形成は、以下のように行う。
まず、半導体基板1の表面にマット酸化膜及びマスク窒化膜を順に成膜し、さらにその上面に全面にレジストを塗布する。そして、リソグラフィにより、Y方向に延在し、X方向に繰り返すラインパターンとなるように、レジストをパターニングする。なお、配線ルールが小さい場合は、ダブルパターニング法を用いてもよい。
次に、ドライエッチングにより、マスク窒化膜、マット酸化膜及び半導体基板1を順次エッチングし、シャロートレンチを形成する。
次に、露出している半導体基板1の表面を熱酸化により酸化し保護酸化膜(図示せず)を形成する。そして、シャロートレンチ内部に素子分離絶縁膜2dが充填されるよう、全面に素子分離絶縁膜2dを形成する。素子分離絶縁膜2dとしては、シリコン酸化膜又はシリコン窒化膜、あるいはそれらの積層膜を用いることができる。
次に、半導体基板1のシリコンが表面に露出するまで、素子分離絶縁膜2dの表面をCMP及びエッチングによって削り、STI2を形成する。
こうして、図3に示すような、半導体基板1の表面に、Y方向に延在し、X方向に繰り返す活性領域1aとSTI2の繰り返しパターンが形成される。
次に、図4に示すように、半導体基板1表面にマット酸化膜3a及びマスク窒化膜3bをこの順に成膜する。そして、マスク窒化膜3bの表面全面にレジストR(図示せず)を塗布し、リソグラフィを用いて、X方向に延在しかつY方向に繰り返すラインパターンでパターニングする。なお、配線ルールが小さい場合は、ダブルパターニング法を用いてもよい。
次に、パターニングされたレジストRをマスクとして、ドライエッチングにより、マスク窒化膜3b、マット酸化膜3a、活性領域1a及びSTI2をこの順にエッチングし、ゲートトレンチ3cを形成する。これにより、活性領域1aはSTI2とゲートトレンチ3cにより区切られて、ピラー3dを形成する。また、ゲートトレンチ3cの底面と側面には、活性領域1aとSTI2がストライプ状に現れる。なお、ゲートトレンチ3cの深さは、STI2の深さの約半分とする。また、ゲートトレンチ3cの幅は、130nm程度が望ましい。
次に、熱酸化により、ゲートトレンチ3cの底面と側面に露出している活性領域1a表面を酸化し犠牲酸化膜(図示せず)を形成する。犠牲酸化膜の膜厚は、2.5nm程度が望ましい。
次に、ゲートトレンチ3cの底面と側面を含む半導体基板1全面にサイドウォール窒化膜(図示せず)を薄く成膜する。ここでサイドウォール窒化膜の厚さは、15nm程度が望ましい。続いて、エッチバックにより、ゲートトレンチ3cの側面にサイドウォール窒化膜を残す。
次に、注入により不純物例えばAs,Pを高濃度で半導体基板1に導入する。互いに隣接するゲートトレンチ3cの底に形成された拡散層が互いに接続されるように不純物を導入し、Y方向に延在する底部拡散層ビットライン3gを形成する。なお、底部拡散層ビットライン3gは、STI2より深くならないように注入エネルギー量を調整する。
底部拡散層ビットライン3gを形成する際、サイドウォール窒化膜と犠牲酸化膜を通して、ピラー3dの側面にも不純物が注入され、ピラー側面拡散層が形成されてしまう。
次に、底部保護酸化膜3hを成膜し、ピラー3dの側面を含むゲートトレンチ3cの側面の犠牲酸化膜とサイドウォール窒化膜及びピラー側面拡散層をエッチングにより取り除く。
次に、熱酸化により、ゲートトレンチ3cの側面に露出している活性領域1aの表面(ピラー3dのY方向側面)を酸化し、ゲート酸化膜3iを形成する。ゲート酸化膜3iの厚みは、5nm程度が望ましい。また、ゲート酸化膜3iに代えてHi−K膜をゲート絶縁膜として成膜してもよい。
次に、ゲートトレンチ3cの底と側面を含む半導体基板1全面にゲート導電膜を成膜する。ここで、導電膜としては、P−ドープポリシリコンまたは、TiN膜をバリア膜としたW等の金属膜が望ましい。
次に、エッチバックにより、ゲートトレンチ3cの側面にゲート導電膜を残し、さらに、マスク窒化膜3b上面に形成された底部絶縁酸化膜3hを取り除く。これにより、ゲートトレンチ3cの側面にX方向に延在し、Y方向に2つに分離した埋め込みワード線3k1,3k2が形成される。なお、埋め込みワード線3k1,3k2の上端は、マスク窒化膜3bの上面より低い位置となるように、エッチバック条件を調整する。
次に、ゲートトレンチ3cを充填するように絶縁膜、例えばシリコン酸化膜を成膜し、マスク窒化膜3bをストップ膜とするCMPでその表面を平坦化し、第一層間絶縁膜4を形成する。第1層間絶縁膜としてシリコン酸化膜に代えてSOD(Spin-On Dielectric)を用いることもできる。第一層間絶縁膜4にSODを使う場合は、ゲートトレンチ3cにSOD材料を充填した後、熱処理により改質して、SOD膜を形成する。
次に、マスク窒化膜3bを窒化膜ウエットエッチングして除去する。そして、ピラー3dの上部に、注入により不純物例えばP,As等を中濃度導入し、図5に示すように薄いSD拡散層3mを形成する。
次に、酸化膜エッチバックにより、マット酸化膜3aに相当する厚みをエッチバックし、ピラー3dの上面(SD拡散層3m)とSTI2上面を露出させる。このとき、第一層間絶縁膜4も同じ厚みだけエッチバックされる。
次に、ピラー3dの上面(SD拡散層3m)とSTI2の上面等を含む半導体基板1全面にサイドウォール絶縁(窒化)膜3nを成膜する。続いて、エッチバックによりピラー3dの上面(SD拡散層3m)とSTI2の上面等及び第一層間絶縁膜4の上面のサイドウォール絶縁膜3nを取り除き、第一層間絶縁膜4の側面と埋め込みワード線3k1,3k2の上部側面にサイドウォール絶縁膜3nを残す。
次に、選択エピタキシャル成長により、ピラー3dの上面(SD拡散層3m)に単結晶シリコンからなるエピタキシャル成長層(後に上部拡散層3pとなる層)を形成する。このエピタキシャル成長層は、Y方向に関してサイドウォール絶縁膜3nに規整された垂直の面を持ち、サイドウォール絶縁膜3nに接している。また、エピタキシャル成長層は、X方向に関して自由な成長面(図5中では傾斜面として表現)を持つが、隣接するエピタキシャル成長層との間には隙間が開いている。
次に、エピタキシャル成長層全体に不純物例えばAs,Pを(SD拡散層3mより)高濃度で注入し、上部拡散層3pを形成する。
次に、上部拡散層3pの表面を含む半導体基板1全面にCo膜を成膜する。続いて、熱処理を加えると、形成されたCo膜のうち上部拡散層3pの表面上に形成された部分がシリサイド化してCoSi層3qが形成される。この後、Siと反応せずCo膜のままの部分を、ウエットエッチングにより除去する。
次に、隣り合う上部拡散層3pの間を含む半導体基板1全面に厚く第二層間絶縁膜5例えばシリコン酸化膜を成膜し、その表面をCoSi層3qが現れるまでCMPで平坦化する。
次に、図6に示すように、GST膜6a、TiNバリア膜6b及びα−C膜6cを順に成膜する。
次に、図7に示すように、リソグラフィとドライエッチングにより、α−C膜6c、TiNバリア膜6b及びGST膜6aの順にエッチングして、GSTメモリ6とGSTメモリ6直上にGSTメモリ6と平面形状が同一のα−C膜6cを形成する。
次に、図8に示すように、α−C膜6cが埋設されるように第三層間絶縁膜7を厚く積層し、その表面をα−C膜6cの表面が現れるまでCMPで研磨して平坦化する。
次に、図9に示すように、α−C膜6cをアッシング等により除去し、配線コンタクトホール8aを形成する。ここで、配線コンタクトホール8aの底には、TiNバリア膜6b(GSTメモリ6)が現れる。
次に、図10に示すように、配線コンタクトホール8aの底及び側面を含む半導体基板1全面に、TiNバリア膜8bを成膜し、続いて、配線コンタクトホール8aが埋設されるようにW膜8cを成膜する。
次に、図11に示すように、個々の配線コンタクトプラグ8が分離し、第三層間絶縁膜7の上面が現れるまで、CMPでW膜8c及びTiNバリア膜8bの表面を平坦化する。
次に、図12に示すように、配線コンタクトプラグ8上面を含む半導体基板1全面に、導電材料例えばアルミニウムを成膜し、リソグラフィとドライエッチングにより、配線コンタクトプラグ8に接続する配線9を形成する。最後に、全体を覆う保護絶縁膜10を形成し、本実施形態にかかる半導体装置が形成される。
なお、上記説明には、周辺回路領域の形成について触れていないが、必要に応じて、各工程の間に工程を挟みこみ、または、同じ工程で周辺回路が作り込まれるものとする。
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種々の変形・変更が可能である。特に、使用される膜材料や、成膜方法は上記例に限らず、種々のものがその目的の応じて適宜選択される。
1 半導体基板
1a 活性領域
2 素子分離領域
2d 素子分離絶縁膜
3 ピラートランジスタ
3a マット酸化膜
3b マスク窒化膜
3c ゲートトレンチ
3d ピラー
3g 底部拡散層ビットライン
3h 底部保護酸化膜
3i ゲート酸化膜
3k1,3k2 埋め込みワード線
3m SD拡散層
3n サイドウォール絶縁膜
3p 上部拡散層
3q Co−Si層
4 第一層間絶縁膜
5 第二層間絶縁膜
6 GSTメモリ
6a GST膜
6b TiNバリア膜
6c α−C膜
7 第三層間絶縁膜
8 配線コンタクトプラグ
8a 配線コンタクトホール
8b TiNバリア膜
8c W膜
9 配線
10 保護絶縁膜
1a 活性領域
2 素子分離領域
2d 素子分離絶縁膜
3 ピラートランジスタ
3a マット酸化膜
3b マスク窒化膜
3c ゲートトレンチ
3d ピラー
3g 底部拡散層ビットライン
3h 底部保護酸化膜
3i ゲート酸化膜
3k1,3k2 埋め込みワード線
3m SD拡散層
3n サイドウォール絶縁膜
3p 上部拡散層
3q Co−Si層
4 第一層間絶縁膜
5 第二層間絶縁膜
6 GSTメモリ
6a GST膜
6b TiNバリア膜
6c α−C膜
7 第三層間絶縁膜
8 配線コンタクトプラグ
8a 配線コンタクトホール
8b TiNバリア膜
8c W膜
9 配線
10 保護絶縁膜
Claims (5)
- 第1の導電膜の上に所定のパターンを有するエッチングマスクを形成し、
前記エッチングマスクを用いて前記第1の導電膜をエッチングして前記第1の導電膜に前記所定のパターンを転写し、
前記エッチングマスクを埋め込むように第1の絶縁膜を形成し、
前記エッチングマスクの表面を露出させるように前記第1の絶縁膜の表面を平坦化し、
前記エッチングマスクを除去して前記所定のパターンが転写された前記第1の導電膜を露出させ、
前記エッチングマスクを除去した後に形成された空間に第2の導電膜を埋め込み形成して前記第1の導電膜と前記第2の導電膜とを接触させる、
ことを特徴とする半導体装置の製造方法。 - 前記エッチングマスクは、アモルファスカーボン膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記エッチングマスクの除去は、プラズマアッシングにより行われることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第1の導電膜は、半導体基板上に形成された相変化材料膜を含むことを特徴とする請求項1,2又は3に記載の半導体装置の製造方法。
- 前記所定のパターンは、セル形成領域がマトリクス状に配列されたパターンであることを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
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---|---|---|---|---|
CN106094192A (zh) * | 2015-04-30 | 2016-11-09 | 卡尔蔡司显微镜有限公司 | 用于图像的反射校正的方法和在这方面的装置 |
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2012
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