KR100879886B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 반도체소자는 기판에 수직배열로 형성된 컬렉터, 베이스, 에미터; 상기 컬렉터의 상부를 노출하면서 상기 에미터, 베이스, 기판이 선택적으로 식각되어 형성된 트렌치; 상기 컬렉터의 상부를 노출하면서 상기 트렌치 측면에 형성된 제1 절연막; 상기 컬렉터의 상부를 노출하는 제1 컨택 홀을 포함하면서 상기 제1 절연막 상에 형성된 제2 절연막; 및 상기 제1 컨택홀에 형성된 제1 컨택플러그;를 포함하는 것을 특징으로 한다.
반도체소자, NPN, 컬렉터

Description

반도체소자 및 그 제조방법{Semiconductor Device and Method for Manufacturing the same}
실시예는 반도체소자 및 그 제조방법에 관한 것이다.
종래기술에 의한 NPN 트랜지스터는 컬렉터(collector)를 형성함에 있어 통상 NBL(N+ buried layer)과 Si 표면을 싱크(Sink)라고 하는 고농도 N_type 층으로 연결을 하는데 이 싱크(sink)는 Si 상부로부터 N-Epi 층 하부의 NBL과 연결하기 위하여 N_type의 고농도 이온주입과 많은 열처리를 병행한다.
그런데, 종래기술에 의하면 상기와 같이 N_type의 고농도 이온주입과 많은 열처리를 수행할 경우 하부 깊이만큼 측면(side)으로도 졍션(junction)이 많은 확장을 하게 된다.
또한, 종래기술에 의하면 베이스 졍션(base junction)과도 내압 문제가 발생되어 일정거리를 두어야 한다.
이러한 문제들로 인하여 싱크(sink)를 졍션(junction)으로 사용할 경우 트랜지스터(Tr)의 사이즈(size)가 증가하는 문제가 있다.
또한, 종래기술에 의하면 싱크(Sink)영역을 졍션(Junction)만을 사용하여 하 부 컬렉터(collector)인 NBL까지 연결함으로써 저항(Rc)이 증가하는 문제가 있다.
실시예는 저항(Rc)을 줄이고, 트랜지스터(Tr)의 사이즈(size)도 감소할 수 있는 반도체소자 및 그 제조방법을 제공하고자 한다.
실시예에 따른 반도체소자는 기판에 수직배열로 형성된 컬렉터, 베이스, 에미터; 상기 컬렉터의 상부를 노출하면서 상기 에미터, 베이스, 기판이 선택적으로 식각되어 형성된 트렌치; 상기 컬렉터의 상부를 노출하면서 상기 트렌치 측면에 형성된 제1 절연막; 상기 컬렉터의 상부를 노출하는 제1 컨택 홀을 포함하면서 상기 제1 절연막 상에 형성된 제2 절연막; 및 상기 제1 컨택홀에 형성된 제1 컨택플러그;를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 반도체소자의 제조방법은 기판에 컬렉터, 베이스, 에미터를 수직 배열되도록 형성하는 단계; 상기 에미터, 베이스, 기판을 선택적으로 식각하여 트렌치를 형성함으로써 상기 컬렉터의 상부를 노출하는 단계; 상기 컬렉터의 상부를 노출하면서 상기 트렌치 측면에 제1 절연막을 형성하는 단계; 상기 제1 절연막이 형성된 트렌치를 메우는 제2 절연막을 형성하는 단계; 상기 제2 절연막을 선택적으로 식각하여 상기 컬렉터를 노출하는 제1 컨택 홀을 형성하는 단계; 및 상기 제1 컨택홀에 형성되는 제1 컨택플러그를 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 트랜지스터의 컬렉터(Collector) 형성에 있어 싱크(sink) 영역을 베이스(Base) 측면이 아닌 에미터와 베이스(Emitter and Base) 중앙에 산화막을 분리대로 사용하여 트렌치(trench) 구조로 형성함으로써 트랜지스터(Tr) 사이즈(size)를 대폭 감소시킬 수 있다.
또한, 실시예에 의하면 싱크(Sink)영역을 메탈(Metal)을 사용하여 하부 컬렉터(collector)인 NBL까지 연결함으로써 저항(Rc)을 줄여 성능을 향상시킬 수 있다.
이하, 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
실시예에 따른 반도체소자는 기판(110)에 수직배열로 형성된 컬렉터(120), 베이스(130), 에미터(140); 상기 컬렉터(120)의 상부를 노출하면서 상기 에미터(140), 베이스(130), 기판(110)이 선택적으로 식각되어 형성된 트렌치(T); 상기 컬렉터(120)의 상부를 노출하면서 상기 트렌치(T) 측면에 형성된 제1 절연막(153); 상기 컬렉터(120)의 상부를 노출하는 제1 컨택 홀(h1)을 포함하면서 상기 제1 절연막(153) 상에 형성된 제2 절연막(160); 및 상기 제1 컨택홀(h1)에 형성된 제1 컨택 플러그(176);를 포함할 수 있다.
실시예에서, 상기 컬렉터(120)의 수평폭은 상기 베이스(130))의 수평폭 이하일 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 반도체소자에 의하면, 트랜지스터의 컬렉터(collector)(120) 형성에 있어 싱크(sink) 영역을 베이스(Base)(130) 측면이 아닌 에미터(Emitter)(140)와 베이스(Base)(130) 중앙에 절연막(예: 산화막 등)을 분리대로 사용하여 트렌치(trench) 구조로 형성함으로써 트랜지스터(Tr) 사이즈(size)를 대폭 감소시킬 수 있다. 이에 따라, 종래기술과 달리 상기 컬렉터(120)의 수평폭은 상기 베이스(130), 에미터(140)의 수평폭 보다 넓은 필요가 없게 된다.
또한, 실시예에서 상기 컬렉터(120) 상면과 상기 제1 컨택플러그(176) 사이에 형성된 졍션영역(155)을 더 포함할 수 있다.
실시예에 따른 반도체소자에 의하면, 싱크(Sink)영역을 메탈(Metal)인 컨택플러그(176)를 사용하여 하부 컬렉터(collector)(120)인 NBL까지 연결함으로써 저항(Rc)을 줄일 수 있고, 고농도 이온주입된 졍션영역(155)에 의해 저항이 더욱 감소될 수 있다.
실시예에서, 상기 기판(110) 상에는 패드산화막(152)이 더 형성될 수 있다. 또한, 제2 절연막(160)은 상기 패드산화막(152) 상에도 형성될 수 있다.
또한, 실시예에서 베이스(130)와 전기적으로 연결되는 제2 컨택플러그(172), 에미터(140)와 전기적으로 연결되는 제3 컨택플러그(174)를 더 포함할 수 있고, 컨택플러그(170)는 상기 제1 컨택플러그(176) 내지 제3 컨택플러그(174)를 포함할 수 있다.
이하, 도 2 내지 도 9를 참조하여 실시예에 따른 반도체소자의 제조방법을 설명한다.
우선, 도 2와 같이 기판(110)에 컬렉터(120), 베이스(130), 에미터(140)를 수직 배열되도록 형성한다. 이때, 실시예에서, 상기 컬렉터(120)의 수평폭은 상기 베이스(130), 에미터(140)의 수평폭 이하일 수 있다.
실시예에 따른 반도체소자에 의하면, 트랜지스터의 컬렉터(collector)(120) 형성에 있어 싱크(sink) 영역을 베이스(Base)(130) 측면이 아닌 에미터(Emitter)(140)와 베이스(Base)(130) 중앙에 절연막(예: 산화막 등)을 분리대로 사용하여 트렌치(trench) 구조로 형성함으로써 트랜지스터(Tr) 사이즈(size)를 대폭 감소시킬 수 있다. 이에 따라, 종래기술과 달리 상기 컬렉터(120)의 수평폭은 상기 베이스(130), 에미터(140)의 수평폭 보다 넓은 필요가 없게 된다.
다음으로, 도 3과 같이 상기 기판(110) 상에 패드산화막(152), 패드질화막(154)을 형성한 후 제1 감광막 패턴(210)을 식각마스크로 하여, 상기 에미터(140), 베이스(130), 기판(110)을 선택적으로 식각하여 트렌치(T)를 형성함으로써 상기 컬렉터(120)의 상부를 노출한다. 상기 패드산화막(152)은 열산화막일 수 있다.
실시예에서, 상기 트렌치(T)는 상기 에미터(140)와 베이스(130)의 중앙부분에 형성됨으로써 싱크(sink) 영역을 베이스(Base)(130) 측면이 아닌 에미터(Emitter)(140)와 베이스(Base)(130) 중앙에 절연막(예: 산화막 등)을 분리대로 사용하여 트렌치(trench) 구조로 형성함으로써 트랜지스터(Tr) 사이즈(size)를 대폭 감소시킬 수 있다.
다음으로, 도 4와 같이 상기 제1 감광막 패턴(210)을 제거한 후, 상기 트렌치(T) 전면에 제1 절연막(153)을 형성한다.
예를 들어, 상기 트렌치(T)가 형성된 기판(110)을 열산화하여 상기 트렌치(T) 전면에 제1 절연막(153)을 형성할 수 있다.
다음으로, 도 5와 같이 상기 트렌치(T)의 하부의 제1 절연막(153)을 선택적으로 식각하여 상기 컬렉터(120)를 노출한다.
예를 들어, 상기 패드질화막(154)을 버퍼로 상기 제1 절연막(153)을 이방성 식각하여 상기 트렌치(T) 하부의 제1 절연막(153)을 제거하고 측벽에 제1 절연막(153)을 잔존시킬 수 있다.
다음으로, 도 6과 같이 상기 노출된 컬렉터(120) 상면에 졍션영역(155)을 형성할 수 있다.
예를 들어, 상기 패드질화막(154)을 버퍼로 N-type 고농도 이온을 주입(I)하여 N+ 졍션영역(155)을 형성할 수 있다. 실시예에 의하면, 싱크(Sink)영역을 메탈(Metal)인 컨택플러그(176)를 사용하여 하부 컬렉터(collector)(120)인 NBL까지 연결함으로써 저항(Rc)을 줄일 수 있고, 고농도 이온주입된 졍션영역(155)에 의해 저항이 더욱 감소될 수 있다.
다음으로, 도 7과 같이 상기 제1 절연막(153)이 형성된 트렌치를 메우는 제2 절연막(160)을 형성한다.
예를 들어, 상기 패드질화막(154)을 제거하고 층간절연막(160)인 제2 절연막(160)을 형성한 후 제2 감광막 패턴(220)을 형성한다.
이때, 도 7과 같이 상기 컬렉터에 대한 패턴(Pc)은 상기 트렌치(T)의 폭 보다 좁게 형성할 수 있다.
다음으로, 도 8과 같이 상기 제2 절연막(160)을 선택적으로 식각하여 상기 컬렉터(120)를 노출하는 제1 컨택 홀(h1)을 형성한다.
예를 들어, 상기 제2 감광막 패턴(220)을 마스크로 하여 상기 제2 절연막(160)을 선택적으로 식각함으로써 상기 트렌치 하부의 제2 절연막(160)을 선택적으로 식각함으로써 상기 컬렉터(120)의 상부를 노출할 수 있다.
이때, 실시예에서는 상기 제2 절연막(160)의 식각에 의해 상기 베이스(130)을 노출하는 제2 컨택 홀(h2)과 상기 에미터(140)를 노출하는 제3 컨택 홀(h3)이 더 형성될 수 있다.
상기 제1 컨택 홀(h1)이 형성됨에 있어 상기 제2 절연막(160)은 증착된 절연막일 수 있다. 반면에 상기 패드산화막(152)은 열산화막일 수 있다. 이에 따라, 상기 증착된 절연막인 제2 절연막(160)의 식각선택비가 열산화막인 패드산화막(152)에 비해 높은 에천트(etchant)를 이용함으로써 상기 패드산화막(152)이 식각의 지연함으로써 상기 제1 컨택 홀(h1)과 상기 제2 컨택 홀 및 상기 제3 컨택 홀(h3)을 동시에 형성할 수도 있다.
다음으로, 도 9와 같이 상기 제1 컨택홀에 형성되는 제1 컨택플러그를 형성한다.
또한, 실시예는 베이스(130)와 전기적으로 연결되는 제2 컨택플러그(172), 에미터(140)와 전기적으로 연결되는 제3 컨택플러그(174)를 더 포함할 수 있고, 컨택플러그(170)는 상기 제1 컨택플러그(176) 내지 제3 컨택플러그(174)를 포함할 수 있다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 트랜지스터의 컬렉터(Collector) 형성에 있어 싱크(sink) 영역을 베이스(Base) 측면이 아닌 에미터와 베이스(Emitter and Base) 중앙에 산화막을 분리대로 사용하여 트렌치(trench) 구조로 형성함으로써 트랜지스터(Tr) 사이즈(size)를 대폭 감소시킬 수 있다.
또한, 실시예에 의하면 싱크(Sink)영역을 메탈(Metal)을 사용하여 하부 컬렉터(collector)인 NBL까지 연결함으로써 저항(Rc)을 줄여 성능을 향상시킬 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 반도체소자의 단면도.
도 2 내지 도 9은 실시예에 따른 반도체소자의 제조방법의 공정단면도.

Claims (7)

  1. 기판에 수직배열로 형성된 컬렉터, 베이스, 에미터;
    상기 컬렉터의 상부를 노출하면서 상기 에미터, 상기 베이스, 상기 기판이 선택적으로 식각되어 형성된 트렌치;
    상기 컬렉터의 상부를 노출하면서 상기 트렌치 측면에 형성된 제1 절연막;
    상기 컬렉터의 상부를 노출하는 제1 컨택 홀을 포함하면서 상기 제1 절연막 상에 형성된 제2 절연막; 및
    상기 제1 컨택홀에 형성된 제1 컨택플러그;를 포함하며,
    상기 노출된 컬렉터 상부와 상기 제1 컨택플러그는 접촉하는 것을 특징으로 하는 반도체소자.
  2. 제1 항에 있어서,
    상기 컬렉터의 수평폭은 상기 베이스의 수평폭 이하인 것을 특징으로 하는 반도체소자.
  3. 제1 항에 있어서,
    상기 컬렉터 상면과 상기 제1 컨택플러그 사이에 형성된 졍션영역을 더 포함하는 것을 특징으로 하는 반도체소자.
  4. 기판에 컬렉터, 베이스, 에미터를 수직 배열되도록 형성하는 단계;
    상기 에미터, 상기 베이스, 상기 기판을 선택적으로 식각하여 트렌치를 형성함으로써 상기 컬렉터의 상부를 노출하는 단계;
    상기 컬렉터의 상부를 노출하면서 상기 트렌치 측면에 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 형성된 트렌치를 메우는 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 선택적으로 식각하여 상기 컬렉터를 노출하는 제1 컨택 홀을 형성하는 단계; 및
    상기 제1 컨택홀에 제1 컨택플러그를 형성하는 단계;를 포함하며,
    상기 노출된 컬렉터 상부와 상기 제1 컨택플러그는 접촉하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제4 항에 있어서,
    상기 컬렉터, 상기 베이스, 상기 에미터를 수직 배열되도록 형성하는 단계는,
    상기 컬렉터의 수평폭이 상기 베이스의 수평폭 이하인 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제4 항에 있어서,
    상기 트렌치 측면에 제1 절연막을 형성하는 단계는,
    상기 트렌치 전면에 제1 절연막을 형성하는 단계; 및
    상기 트렌치의 하부의 제1 절연막을 선택적으로 식각하여 상기 컬렉터를 노출하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제4 항에 있어서,
    상기 트렌치 측면에 제1 절연막을 형성하는 단계 후에,
    상기 노출된 컬렉터 상면에 졍션영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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