JP2002198513A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 59
- 229920005591 polysilicon Polymers 0.000 claims description 59
- 239000012535 impurity Substances 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 description 10
- 238000001259 photo etching Methods 0.000 description 9
- 238000000605 extraction Methods 0.000 description 7
- 230000009467 reduction Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1004—Base region of bipolar transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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Abstract
(57)【要約】
【課題】ベース領域に形成した溝によりエミッタ拡散を
行い、よりベース取り出し抵抗を低減し、ベース−エミ
ッタ間容量も低減する高周波特性に優れた半導体装置を
得る。 【解決手段】ベース領域全面に接するベース電極層を設
け、ベース領域には先の細い溝を設ける。溝の底部から
エミッタ拡散によりより微小なエミッタ領域を形成す
る。溝に隣接してベース電極層が形成されているので、
ベースとして活性な領域とベース電極層との距離を短縮
でき、ベース電極の接地面積も稼げるので、ベース取り
出し抵抗を大幅に低減できる。また、微小なエミッタ領
域を形成することにより、ベース−エミッタ間容量も低
減できるので、高周波特性に優れたトランジスタを得る
ことができる。
行い、よりベース取り出し抵抗を低減し、ベース−エミ
ッタ間容量も低減する高周波特性に優れた半導体装置を
得る。 【解決手段】ベース領域全面に接するベース電極層を設
け、ベース領域には先の細い溝を設ける。溝の底部から
エミッタ拡散によりより微小なエミッタ領域を形成す
る。溝に隣接してベース電極層が形成されているので、
ベースとして活性な領域とベース電極層との距離を短縮
でき、ベース電極の接地面積も稼げるので、ベース取り
出し抵抗を大幅に低減できる。また、微小なエミッタ領
域を形成することにより、ベース−エミッタ間容量も低
減できるので、高周波特性に優れたトランジスタを得る
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特に高周波特性を改善できるトラン
ジスタ装置およびその製造方法に関する。
の製造方法に係り、特に高周波特性を改善できるトラン
ジスタ装置およびその製造方法に関する。
【０００２】
【従来の技術】一般的なＮＰＮ型のプレーナー型トラン
ジスタの構造を図１７に示す。すなわちＮ+型の半導体
層を具備するＮ型のコレクタ層５１の表面にＰ型のベー
ス領域５３を形成し、ベース領域５３表面にＮ+型のエ
ミッタ領域５４を形成し、表面をシリコン酸化膜５５で
被膜する。シリコン酸化膜５５に開口部を形成してコン
タクトホールとし、ベース電極５６とエミッタ電極５７
を形成したものである。高周波特性は主としてベース幅
Ｗbに依存するので、エミッタ領域５４周辺にＰ+型外部
ベース領域５８を設けたグラフトベース型の構造が採用
されている。この形状では、狭いベース幅Ｗbが得られ
ると同時にベース・コレクタ接合に広がる空乏層の曲率
を緩和し、且つベース取り出し抵抗ｒbを減じることが
できる。
ジスタの構造を図１７に示す。すなわちＮ+型の半導体
層を具備するＮ型のコレクタ層５１の表面にＰ型のベー
ス領域５３を形成し、ベース領域５３表面にＮ+型のエ
ミッタ領域５４を形成し、表面をシリコン酸化膜５５で
被膜する。シリコン酸化膜５５に開口部を形成してコン
タクトホールとし、ベース電極５６とエミッタ電極５７
を形成したものである。高周波特性は主としてベース幅
Ｗbに依存するので、エミッタ領域５４周辺にＰ+型外部
ベース領域５８を設けたグラフトベース型の構造が採用
されている。この形状では、狭いベース幅Ｗbが得られ
ると同時にベース・コレクタ接合に広がる空乏層の曲率
を緩和し、且つベース取り出し抵抗ｒbを減じることが
できる。
【０００３】また、浅いベース幅Ｗbを得るためには浅
いエミッタ接合が不可欠であり、このために不純物をド
ープしたポリシリコン層からの不純物拡散によってエミ
ッタ領域５４を形成することが行われている（例えば特
開平７−１４２４９７号）。
いエミッタ接合が不可欠であり、このために不純物をド
ープしたポリシリコン層からの不純物拡散によってエミ
ッタ領域５４を形成することが行われている（例えば特
開平７−１４２４９７号）。
【０００４】しかし、グラフトベース型では、ベース領
域５３と外部ベース領域５８とを別工程で形成するため
に工程が複雑になり、浅いベース領域５３を熱拡散で形
成するためその拡散深さがばらつきやすく、高周波特性
のばらつきも大きくなるなどの問題がある。
域５３と外部ベース領域５８とを別工程で形成するため
に工程が複雑になり、浅いベース領域５３を熱拡散で形
成するためその拡散深さがばらつきやすく、高周波特性
のばらつきも大きくなるなどの問題がある。
【０００５】それを解決するために、図１８に示すよう
に、ベース領域６３に形成した溝６２内壁に、サイドウ
ォール６８を設け、溝６２にエミッタ領域形成用の拡散
源膜６０を形成し、溝６２の底部に露出するベース領域
６３から不純物を拡散させてエミッタ領域６４を形成す
ることも行われている（例えば特開２０００−２５２２
９０号）。
に、ベース領域６３に形成した溝６２内壁に、サイドウ
ォール６８を設け、溝６２にエミッタ領域形成用の拡散
源膜６０を形成し、溝６２の底部に露出するベース領域
６３から不純物を拡散させてエミッタ領域６４を形成す
ることも行われている（例えば特開２０００−２５２２
９０号）。
【０００６】
【発明が解決しようとする課題】図１８に示すトランジ
スタでは、溝６２の底部にエミッタ領域６４を形成する
ので溝６２深さによりベース幅Ｗbをコントロールでき
る。熱拡散で極めて浅い接合を得るには不純物濃度を低
くする必要があり、ばらつきが発生してしまうのに対
し、溝６２によりベース領域６３の不純物濃度をある程
度高くできるので、ベース幅Ｗbのばらつきを減じるこ
とができる。又、外部ベース領域を形成する必要がない
ので工程も簡略化する。
スタでは、溝６２の底部にエミッタ領域６４を形成する
ので溝６２深さによりベース幅Ｗbをコントロールでき
る。熱拡散で極めて浅い接合を得るには不純物濃度を低
くする必要があり、ばらつきが発生してしまうのに対
し、溝６２によりベース領域６３の不純物濃度をある程
度高くできるので、ベース幅Ｗbのばらつきを減じるこ
とができる。又、外部ベース領域を形成する必要がない
ので工程も簡略化する。
【０００７】しかし、ベース電極６９の接地がコンタク
ト孔のみであるので、キャリアが移動するベース電極６
９とエミッタ領域６４直下のベースとして活性な領域と
の距離が長く、接地面積も少ないため、これ以上のベー
ス取り出し抵抗ｒbの低減には限界があった。
ト孔のみであるので、キャリアが移動するベース電極６
９とエミッタ領域６４直下のベースとして活性な領域と
の距離が長く、接地面積も少ないため、これ以上のベー
ス取り出し抵抗ｒbの低減には限界があった。
【０００８】また、エミッタ領域６４の面積は容量成分
ＣBEと係わり、ｒbおよびＣBEは遮断周波数であるｆTに
大きな影響を及ぼすので、それらの低減が望まれてい
た。
ＣBEと係わり、ｒbおよびＣBEは遮断周波数であるｆTに
大きな影響を及ぼすので、それらの低減が望まれてい
た。
【０００９】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一導電型のコレクタ層の表面に形成した逆
導電型のベース領域と、前記ベース領域の表面に設けた
溝と、前記溝の底部の前記ベース領域表面に形成した一
導電型のエミッタ領域と、前記溝の内壁に設けたサイド
ウォールと、前記溝を除く前記ベース領域全面とコンタ
クトする電極とを具備することを特徴とし、ベース電極
層を溝の側面からベース領域全面に設けるので、エミッ
タ領域直下のベースとして活性な領域とベース電極の距
離を低減でき、かつベース電極の接地面積が増大する。
つまり、ベース取り出し抵抗ｒbが大幅に低減できるこ
とになる。
みてなされ、一導電型のコレクタ層の表面に形成した逆
導電型のベース領域と、前記ベース領域の表面に設けた
溝と、前記溝の底部の前記ベース領域表面に形成した一
導電型のエミッタ領域と、前記溝の内壁に設けたサイド
ウォールと、前記溝を除く前記ベース領域全面とコンタ
クトする電極とを具備することを特徴とし、ベース電極
層を溝の側面からベース領域全面に設けるので、エミッ
タ領域直下のベースとして活性な領域とベース電極の距
離を低減でき、かつベース電極の接地面積が増大する。
つまり、ベース取り出し抵抗ｒbが大幅に低減できるこ
とになる。
【００１０】その上、溝に設けたサイドウォールにより
溝の底部が開口部より細くなるため、その底部に形成さ
れるエミッタ領域の面積を低減し、容量成分ＣBEの低減
を実現するものである。
溝の底部が開口部より細くなるため、その底部に形成さ
れるエミッタ領域の面積を低減し、容量成分ＣBEの低減
を実現するものである。
【００１１】また、一導電型のコレクタ層の表面に、逆
導電型のベース領域を形成する工程と、前記ベース領域
の表面にベース電極層を形成し、該ベース電極層の表面
に絶縁膜を形成する工程と、前記ベース電極層および前
記絶縁膜の一部を開口して前記ベース領域に前記コレク
タ層には達しない溝を形成し、前記溝の内壁にサイドウ
ォールを形成する工程と、前記溝の内部にエミッタ拡散
用の不純物を含むポリシリコン層を形成する工程と、前
記ポリシリコン層から不純物を拡散してエミッタ領域を
形成する工程と、前記絶縁膜にスルーホールを形成して
ベース電極層にコンタクトするベース電極を形成し、同
時に前記ポリシリコン層にコンタクトするエミッタ電極
を形成する工程とを具備することを特徴とし、溝にサイ
ドウォールを設けてエミッタ拡散を行うことにより、フ
ォトエッチング技術の限界より更に微小化したエミッタ
領域を形成できるのでより高周波特性に優れたトランジ
スタ装置を製造することができる。
導電型のベース領域を形成する工程と、前記ベース領域
の表面にベース電極層を形成し、該ベース電極層の表面
に絶縁膜を形成する工程と、前記ベース電極層および前
記絶縁膜の一部を開口して前記ベース領域に前記コレク
タ層には達しない溝を形成し、前記溝の内壁にサイドウ
ォールを形成する工程と、前記溝の内部にエミッタ拡散
用の不純物を含むポリシリコン層を形成する工程と、前
記ポリシリコン層から不純物を拡散してエミッタ領域を
形成する工程と、前記絶縁膜にスルーホールを形成して
ベース電極層にコンタクトするベース電極を形成し、同
時に前記ポリシリコン層にコンタクトするエミッタ電極
を形成する工程とを具備することを特徴とし、溝にサイ
ドウォールを設けてエミッタ拡散を行うことにより、フ
ォトエッチング技術の限界より更に微小化したエミッタ
領域を形成できるのでより高周波特性に優れたトランジ
スタ装置を製造することができる。
【００１２】更に、一導電型のコレクタ層を準備する工
程と、前記コレクタ層の表面に、逆導電型不純物を含ん
だポリシリコンよりなるベース電極層を形成し、該ベー
ス電極層の表面に絶縁膜を形成する工程と、前記ベース
電極層および前記絶縁膜の一部を開口して前記コレクタ
層に溝を形成し、全面に逆導電型不純物を導入する工程
と、前記溝の内壁にサイドウォールを形成する工程と、
前記溝の内部にエミッタ拡散用の不純物を含むポリシリ
コン層を形成する工程と、前記ベース電極層と前記コレ
クタ層に形成した溝および溝周囲の不純物を拡散してベ
ース領域を形成し、同時に前記ポリシリコン層から不純
物を拡散してエミッタ領域を形成する工程と、前記絶縁
膜にスルーホールを形成してベース電極層にコンタクト
するベース電極を形成し、同時に前記ポリシリコン層に
コンタクトするエミッタ電極を形成する工程とを具備す
ることを特徴とし、エミッタ直下のベースとして活性な
領域は溝周囲に導入された不純物を拡散することにより
形成するので、浅い接合であってもばらつきの少ないト
ランジスタ装置を製造できる。
程と、前記コレクタ層の表面に、逆導電型不純物を含ん
だポリシリコンよりなるベース電極層を形成し、該ベー
ス電極層の表面に絶縁膜を形成する工程と、前記ベース
電極層および前記絶縁膜の一部を開口して前記コレクタ
層に溝を形成し、全面に逆導電型不純物を導入する工程
と、前記溝の内壁にサイドウォールを形成する工程と、
前記溝の内部にエミッタ拡散用の不純物を含むポリシリ
コン層を形成する工程と、前記ベース電極層と前記コレ
クタ層に形成した溝および溝周囲の不純物を拡散してベ
ース領域を形成し、同時に前記ポリシリコン層から不純
物を拡散してエミッタ領域を形成する工程と、前記絶縁
膜にスルーホールを形成してベース電極層にコンタクト
するベース電極を形成し、同時に前記ポリシリコン層に
コンタクトするエミッタ電極を形成する工程とを具備す
ることを特徴とし、エミッタ直下のベースとして活性な
領域は溝周囲に導入された不純物を拡散することにより
形成するので、浅い接合であってもばらつきの少ないト
ランジスタ装置を製造できる。
【００１３】
【発明の実施の形態】本発明の実施の形態を図１から図
１６を用いて詳細に説明する。
１６を用いて詳細に説明する。
【００１４】図１は、本発明の第１の実施の形態である
ＮＰＮ型トランジスタ装置を説明する断面図である。
ＮＰＮ型トランジスタ装置を説明する断面図である。
【００１５】トランジスタは、コレクタ層１と、ベース
領域３と、ベース電極層４と、溝８と、サイドウォール
９と、ポリシリコン層１０と、エミッタ領域１１と、ベ
ース電極１２と、エミッタ電極１３とから構成される。
領域３と、ベース電極層４と、溝８と、サイドウォール
９と、ポリシリコン層１０と、エミッタ領域１１と、ベ
ース電極１２と、エミッタ電極１３とから構成される。
【００１６】コレクタ層１は、裏面側にＮ+型の半導体
層を有する半導体基板である。
層を有する半導体基板である。
【００１７】ベース領域３は、コレクタ層１の表面に形
成したＰ型の領域である。熱拡散によって所定の拡散深
さに形成した拡散領域、又は気相成長法によりコレクタ
層１の上に形成された不純物濃度が厚み方向に一定のプ
ロファイルを有する半導体層からなり、厚みは１．０μ
ｍ程度である。
成したＰ型の領域である。熱拡散によって所定の拡散深
さに形成した拡散領域、又は気相成長法によりコレクタ
層１の上に形成された不純物濃度が厚み方向に一定のプ
ロファイルを有する半導体層からなり、厚みは１．０μ
ｍ程度である。
【００１８】ベース電極層４は、溝８を除くベース領域
３全面とコンタクトし、コレクタ領域１上まで覆うポリ
シリコン層からなり、導電性を持たせるため、１×１０
14cm -2程度の不純物を含む。また、ポリシリコン層に代
えてシリサイド層又はポリシリコンとシリサイドの多層
膜でもよい。ベース電極層４はコレクタ領域１の一部を
覆い、12000Å程度のＬＯＣＯＳ酸化膜２を介して設け
られるのでベース−コレクタ間の容量も低減できる。ベ
ース電極層４の上には酸化膜５を設けるが、酸化膜５の
代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよ
い。
３全面とコンタクトし、コレクタ領域１上まで覆うポリ
シリコン層からなり、導電性を持たせるため、１×１０
14cm -2程度の不純物を含む。また、ポリシリコン層に代
えてシリサイド層又はポリシリコンとシリサイドの多層
膜でもよい。ベース電極層４はコレクタ領域１の一部を
覆い、12000Å程度のＬＯＣＯＳ酸化膜２を介して設け
られるのでベース−コレクタ間の容量も低減できる。ベ
ース電極層４の上には酸化膜５を設けるが、酸化膜５の
代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよ
い。
【００１９】溝８は、ベース領域３の表面に形成し、ベ
ース領域３より浅く、内壁にはサイドウォール９を有す
る。溝８の開口幅は０．５μｍ程度で且つベース領域３
表面から深さ約０．７μｍに掘り下げられ、溝８の底部
にはエミッタ領域１１が拡散されている。
ース領域３より浅く、内壁にはサイドウォール９を有す
る。溝８の開口幅は０．５μｍ程度で且つベース領域３
表面から深さ約０．７μｍに掘り下げられ、溝８の底部
にはエミッタ領域１１が拡散されている。
【００２０】サイドウォール９は、ノンドープシリコン
酸化膜等の絶縁膜からなり、約０．１μｍの膜厚で溝８
の内壁を被覆する。従って溝８を０．５μｍ×０．５μ
ｍで開口すると、その溝８の底部ではサイドウォール９
によって０．３μｍ×０．３μｍの大きさでベース領域
３が露出する。
酸化膜等の絶縁膜からなり、約０．１μｍの膜厚で溝８
の内壁を被覆する。従って溝８を０．５μｍ×０．５μ
ｍで開口すると、その溝８の底部ではサイドウォール９
によって０．３μｍ×０．３μｍの大きさでベース領域
３が露出する。
【００２１】ポリシリコン層１０は、溝８の内壁を覆
い、エミッタ領域１１の拡散源となる。また、この上部
に形成されるエミッタ電極１３の一部を構成する。
い、エミッタ領域１１の拡散源となる。また、この上部
に形成されるエミッタ電極１３の一部を構成する。
【００２２】エミッタ領域１１は、溝８の底部のベース
領域３表面に形成されたＮ型不純物拡散領域で、０．１
μｍ程度の深さを有する。
領域３表面に形成されたＮ型不純物拡散領域で、０．１
μｍ程度の深さを有する。
【００２３】ベース電極１２は、ベース電極層４上の酸
化膜５にスルーホールを設け、ベース電極層４とコンタ
クトさせる。ベース電極１２には、ベース電極層４と同
様の導電性材料又は金属を使用する。
化膜５にスルーホールを設け、ベース電極層４とコンタ
クトさせる。ベース電極１２には、ベース電極層４と同
様の導電性材料又は金属を使用する。
【００２４】エミッタ電極１３は、ポリシリコン層１０
とコンタクトし、ポリシリコン層１０の上部に設けられ
る。
とコンタクトし、ポリシリコン層１０の上部に設けられ
る。
【００２５】図２は、本発明の第２の実施の形態であ
り、溝８をγ形状に形成したものである。溝８自体が底
部が狭い形状となっており、これ以外は第１の実施の形
態と同一構成要素である。
り、溝８をγ形状に形成したものである。溝８自体が底
部が狭い形状となっており、これ以外は第１の実施の形
態と同一構成要素である。
【００２６】溝８形成のエッチングガスを変更して異方
性エッチングすると、その内壁が傾斜を有し、傾斜の接
線と半導体基板表面でなす角度が溝８底部から半導体基
板表面に向かうにつれて徐々に小さくなり、結果として
開口部より底部が狭いγ形状の溝８を得ることができ
る。この溝８に更にサイドウォールを形成すれば第１の
実施の形態に示すエミッタ領域より更に微小なエミッタ
領域１１を形成することができる。
性エッチングすると、その内壁が傾斜を有し、傾斜の接
線と半導体基板表面でなす角度が溝８底部から半導体基
板表面に向かうにつれて徐々に小さくなり、結果として
開口部より底部が狭いγ形状の溝８を得ることができ
る。この溝８に更にサイドウォールを形成すれば第１の
実施の形態に示すエミッタ領域より更に微小なエミッタ
領域１１を形成することができる。
【００２７】本発明の特徴は、ベース電極層４と、溝８
の内壁に設けられたサイドウォールに有る。
の内壁に設けられたサイドウォールに有る。
【００２８】ベース電極層４は、溝８を除くベース領域
３全面にコンタクトしており、酸化膜５に設けたスルー
ホールを介してベース電極１２をコンタクトさせること
により、ベース電極１２の接地面積を大幅に向上でき
る。また、従来は、ベース電極とエミッタ領域直下のベ
ースとして活性な領域の間隔が長くベース取り出し抵抗
ｒbの低減が困難であったが、本発明では溝８側面から
ベース領域３全面に広がるベース電極層４を設けること
により間隔を短縮できる。ベース電極の接地面積の向上
と、ベース電極からエミッタ領域直下までの距離の低減
により、ベース取り出し抵抗ｒbを大幅に低減できるの
で、高周波特性が大きく向上する。
３全面にコンタクトしており、酸化膜５に設けたスルー
ホールを介してベース電極１２をコンタクトさせること
により、ベース電極１２の接地面積を大幅に向上でき
る。また、従来は、ベース電極とエミッタ領域直下のベ
ースとして活性な領域の間隔が長くベース取り出し抵抗
ｒbの低減が困難であったが、本発明では溝８側面から
ベース領域３全面に広がるベース電極層４を設けること
により間隔を短縮できる。ベース電極の接地面積の向上
と、ベース電極からエミッタ領域直下までの距離の低減
により、ベース取り出し抵抗ｒbを大幅に低減できるの
で、高周波特性が大きく向上する。
【００２９】また、エミッタ拡散のための溝８はフォト
エッチングにより設けるが、開口幅０．５μｍ程度が現
在の技術の限界である。しかし、サイドウォール９を設
けることによりエミッタ拡散に使用する溝８の底部、つ
まりベース領域の開口幅を０．３μｍまで低減すること
ができる。つまり、このベース領域から拡散されたエミ
ッタ領域１１の面積を従来より低減でき、ひいては、ベ
ース−エミッタ間容量ＣBEの低減に大きく寄与できる。
エッチングにより設けるが、開口幅０．５μｍ程度が現
在の技術の限界である。しかし、サイドウォール９を設
けることによりエミッタ拡散に使用する溝８の底部、つ
まりベース領域の開口幅を０．３μｍまで低減すること
ができる。つまり、このベース領域から拡散されたエミ
ッタ領域１１の面積を従来より低減でき、ひいては、ベ
ース−エミッタ間容量ＣBEの低減に大きく寄与できる。
【００３０】特に、本発明の第２の実施の形態として、
図２に示すように溝８をγ形状に形成すれば、溝８底面
のベース領域の露出幅は０．２μｍ程度まで縮小できる
ので、エミッタ領域１１の面積を更に低減することが可
能となり、高周波特性の向上に大変有利な構造となる。
図２に示すように溝８をγ形状に形成すれば、溝８底面
のベース領域の露出幅は０．２μｍ程度まで縮小できる
ので、エミッタ領域１１の面積を更に低減することが可
能となり、高周波特性の向上に大変有利な構造となる。
【００３１】次に図３から図９に本発明のＮＰＮ型トラ
ンジスタの製造方法の第１の実施の形態を詳細に説明す
る。
ンジスタの製造方法の第１の実施の形態を詳細に説明す
る。
【００３２】ＮＰＮ型トランジスタの製造方法は、一導
電型のコレクタ層１の表面に、逆導電型のベース領域３
を形成する工程と、ベース領域３の表面にベース電極層
４を形成し、ベース電極層４の表面に絶縁膜５を形成す
る工程と、ベース電極層４および絶縁膜５の一部を開口
してベース領域３にコレクタ層１には達しない溝８を形
成し、溝８の内壁にサイドウォール９を形成する工程
と、溝８の内部にエミッタ拡散用の不純物を含むポリシ
リコン層１０を形成する工程と、ポリシリコン層１０か
ら不純物を拡散してエミッタ領域１１を形成する工程
と、絶縁膜５にスルーホールを形成してベース電極層４
にコンタクトするベース電極１２を形成し、同時にポリ
シリコン層１０にコンタクトするエミッタ電極１３を形
成する工程とから構成される。
電型のコレクタ層１の表面に、逆導電型のベース領域３
を形成する工程と、ベース領域３の表面にベース電極層
４を形成し、ベース電極層４の表面に絶縁膜５を形成す
る工程と、ベース電極層４および絶縁膜５の一部を開口
してベース領域３にコレクタ層１には達しない溝８を形
成し、溝８の内壁にサイドウォール９を形成する工程
と、溝８の内部にエミッタ拡散用の不純物を含むポリシ
リコン層１０を形成する工程と、ポリシリコン層１０か
ら不純物を拡散してエミッタ領域１１を形成する工程
と、絶縁膜５にスルーホールを形成してベース電極層４
にコンタクトするベース電極１２を形成し、同時にポリ
シリコン層１０にコンタクトするエミッタ電極１３を形
成する工程とから構成される。
【００３３】本実施の形態の第１の工程は、図３に示す
如く、一導電型のコレクタ層の表面に、逆導電型のベー
ス領域を形成することである。
如く、一導電型のコレクタ層の表面に、逆導電型のベー
ス領域を形成することである。
【００３４】コレクタ取出しとなるＮ+型高濃度層を有
するコレクタ層１を準備する。コレクタ層１表面を清浄
化した後、素子分離のために12000Å程度のＬＯＣＯＳ
酸化膜２を予定のベース領域の外側に形成する。予定の
ベース領域上にＰ型の不純物を導入後、熱拡散して不純
物濃度が１×１０14cm-2程度のベース領域３を形成す
る。又、気相成長法によりＰ型のエピタキシャル層を形
成してベース領域３としてもよい。
するコレクタ層１を準備する。コレクタ層１表面を清浄
化した後、素子分離のために12000Å程度のＬＯＣＯＳ
酸化膜２を予定のベース領域の外側に形成する。予定の
ベース領域上にＰ型の不純物を導入後、熱拡散して不純
物濃度が１×１０14cm-2程度のベース領域３を形成す
る。又、気相成長法によりＰ型のエピタキシャル層を形
成してベース領域３としてもよい。
【００３５】本実施の形態の第２の工程は、図４に示す
如く、前記ベース領域の表面にベース電極層を形成し、
該ベース電極層の表面に絶縁膜を形成することである。
如く、前記ベース領域の表面にベース電極層を形成し、
該ベース電極層の表面に絶縁膜を形成することである。
【００３６】本工程は、本発明の第１の特徴となる工程
であり、まず、全面にＣＶＤ法により４×１０15cm-2程
度の不純物が導入されたポリシリコン層を膜厚５０００
Å程度堆積し、ベース領域３全面にコンタクトするベー
ス電極層４を形成する。このポリシリコン層はシリサイ
ド層でも良く、不純物を含むポリシリコン層の上にシリ
サイド層を形成して多層構造としても良い。
であり、まず、全面にＣＶＤ法により４×１０15cm-2程
度の不純物が導入されたポリシリコン層を膜厚５０００
Å程度堆積し、ベース領域３全面にコンタクトするベー
ス電極層４を形成する。このポリシリコン層はシリサイ
ド層でも良く、不純物を含むポリシリコン層の上にシリ
サイド層を形成して多層構造としても良い。
【００３７】更にこのベース電極層４の上には膜厚５０
００Å程度の酸化膜５を形成する。この酸化膜５の代わ
りに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
００Å程度の酸化膜５を形成する。この酸化膜５の代わ
りに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００３８】本工程により、ベース領域３全体にコンタ
クトするベース電極層４が形成され、ベース電極の接地
面積が増加するので、従来コンタクト孔のみで接地して
いた場合と比較して大幅にベース取り出し抵抗ｒbを低
減することができる。
クトするベース電極層４が形成され、ベース電極の接地
面積が増加するので、従来コンタクト孔のみで接地して
いた場合と比較して大幅にベース取り出し抵抗ｒbを低
減することができる。
【００３９】また、ベース領域３全面に設けられている
ので、後の工程で形成されるエミッタ直下のベースとし
て活性な領域からベース電極までの距離を短縮すること
ができ、これもベース取り出し抵抗ｒbの低減に大きく
寄与することになる。
ので、後の工程で形成されるエミッタ直下のベースとし
て活性な領域からベース電極までの距離を短縮すること
ができ、これもベース取り出し抵抗ｒbの低減に大きく
寄与することになる。
【００４０】本実施の形態の第３の工程は、図５および
図６に示す如く、前記ベース電極層および前記絶縁膜の
一部を開口して前記ベース領域に前記コレクタ層には達
しない溝を形成し、溝の内壁にサイドウォールを形成す
ることである。
図６に示す如く、前記ベース電極層および前記絶縁膜の
一部を開口して前記ベース領域に前記コレクタ層には達
しない溝を形成し、溝の内壁にサイドウォールを形成す
ることである。
【００４１】本工程は本発明の第２の特徴となる工程で
あり、第１の実施例として図５（Ａ）に、異方性ＲＩＥ
により溝８を形成する方法を示す。
あり、第１の実施例として図５（Ａ）に、異方性ＲＩＥ
により溝８を形成する方法を示す。
【００４２】ベース電極層４および酸化膜５の所望の位
置にフォトエッチング技術により０．５μｍ幅の開口部
を設け、ベース領域３を露出させる。ベース電極層４お
よび酸化膜５をマスクにしてベース領域３を通常のエッ
チングガスを用いて異方性ＲＩＥし、溝８を形成する。
異方性ＲＩＥは開口部と底部でその幅が等しくエッチン
グされ、溝８の深さは前述したようにベース幅Ｗbを決
める深さとなる。
置にフォトエッチング技術により０．５μｍ幅の開口部
を設け、ベース領域３を露出させる。ベース電極層４お
よび酸化膜５をマスクにしてベース領域３を通常のエッ
チングガスを用いて異方性ＲＩＥし、溝８を形成する。
異方性ＲＩＥは開口部と底部でその幅が等しくエッチン
グされ、溝８の深さは前述したようにベース幅Ｗbを決
める深さとなる。
【００４３】また、図５（Ｂ）に、本工程の第２の実施
例としてこの溝８をγ型に形成する方法を示す。
例としてこの溝８をγ型に形成する方法を示す。
【００４４】第１の実施例と同様にベース電極層４およ
び酸化膜５に開口部を設け、通常のシリコンエッチング
のガスに変えてＨＢｒ、Ｎ２およびＨｅＯ２を用いて開
口部から露出したベース領域３を異方性エッチングす
る。この方法によると、ＨＢｒおよびＨｅＯ２の特性に
よりエッチング溝の側壁に堆積物を形成しながらエッチ
ングが進む。そのため溝８内壁が傾斜を有し、傾斜の接
線と半導体基板表面でなす角度が溝８底部から半導体基
板表面に向かうにつれて徐々に小さくなり、結果として
開口部よりその底部が狭いγ形状の溝８が形成される。
び酸化膜５に開口部を設け、通常のシリコンエッチング
のガスに変えてＨＢｒ、Ｎ２およびＨｅＯ２を用いて開
口部から露出したベース領域３を異方性エッチングす
る。この方法によると、ＨＢｒおよびＨｅＯ２の特性に
よりエッチング溝の側壁に堆積物を形成しながらエッチ
ングが進む。そのため溝８内壁が傾斜を有し、傾斜の接
線と半導体基板表面でなす角度が溝８底部から半導体基
板表面に向かうにつれて徐々に小さくなり、結果として
開口部よりその底部が狭いγ形状の溝８が形成される。
【００４５】次に図６に示すように、その溝８の内壁に
サイドウォール９を形成する。全面にＬＰ−ＣＶＤ法に
よりＮＳＧ膜（Non-Doped silicate glass）を形成す
る。この膜厚は開口部の２分の１以下であれば良く、こ
れにより溝８の内部にＮＳＧ膜が埋設される。その後全
面を異方性エッチングしてＮＳＧ膜を除去し、溝８の内
壁にサイドウォール９を形成する。サイドウォール９は
堆積したＮＳＧ膜の膜厚と同じ厚みを有するので、例え
ばＮＳＧを１０００Å堆積すればサイドウォールの厚み
は０．１μｍとなる。
サイドウォール９を形成する。全面にＬＰ−ＣＶＤ法に
よりＮＳＧ膜（Non-Doped silicate glass）を形成す
る。この膜厚は開口部の２分の１以下であれば良く、こ
れにより溝８の内部にＮＳＧ膜が埋設される。その後全
面を異方性エッチングしてＮＳＧ膜を除去し、溝８の内
壁にサイドウォール９を形成する。サイドウォール９は
堆積したＮＳＧ膜の膜厚と同じ厚みを有するので、例え
ばＮＳＧを１０００Å堆積すればサイドウォールの厚み
は０．１μｍとなる。
【００４６】つまり、本工程の第１の実施例の場合で開
口部が０．５μｍであってもその底部では０．３μｍと
なる。特に、第２の実施例であればγ形状の溝は先が細
くなっているためサイドウォール９により溝８の底部は
更に微小になり、例えば０．２μｍ程度まで縮小でき
る。
口部が０．５μｍであってもその底部では０．３μｍと
なる。特に、第２の実施例であればγ形状の溝は先が細
くなっているためサイドウォール９により溝８の底部は
更に微小になり、例えば０．２μｍ程度まで縮小でき
る。
【００４７】微細な底部の幅を得られれば後の工程で形
成されるエミッタ領域の面積が低減でき、ベース−エミ
ッタ間の容量ＣBEを低減できる。
成されるエミッタ領域の面積が低減でき、ベース−エミ
ッタ間の容量ＣBEを低減できる。
【００４８】本実施の形態の第４の工程は、図７に示す
如く、前記溝の内部にエミッタ拡散用の不純物を含むポ
リシリコン層を形成することである。
如く、前記溝の内部にエミッタ拡散用の不純物を含むポ
リシリコン層を形成することである。
【００４９】ＣＶＤ法により全面にポリシリコン層１０
を形成する。ポリシリコン層１０は、溝８内部を埋設
し、溝８底部から露出したベース領域３表面にコンタク
トする。全面にエミッタ拡散用のヒ素をドーズ量１×１
０15cm-2程度でイオン注入した後、通常のフォトエッチ
ング技術によりポリシリコン層１０をパターンニング
し、溝８内部とその周囲にのみ残して残りを除去する。
を形成する。ポリシリコン層１０は、溝８内部を埋設
し、溝８底部から露出したベース領域３表面にコンタク
トする。全面にエミッタ拡散用のヒ素をドーズ量１×１
０15cm-2程度でイオン注入した後、通常のフォトエッチ
ング技術によりポリシリコン層１０をパターンニング
し、溝８内部とその周囲にのみ残して残りを除去する。
【００５０】このポリシリコン層１０は、後の工程でエ
ミッタ電極を形成する際にその一部を構成する。
ミッタ電極を形成する際にその一部を構成する。
【００５１】本実施の形態の第５の工程は図８に示すご
とく、前記ポリシリコン層から不純物を拡散してエミッ
タ領域を形成することである。
とく、前記ポリシリコン層から不純物を拡散してエミッ
タ領域を形成することである。
【００５２】全体に９００〜１０００℃、０．５〜２時
間の熱処理を与えることにより、ポリシリコン層１０か
らヒ素を拡散してエミッタ領域１１を形成する。溝８の
内壁がサイドウォール９で被覆されているので溝８の底
部にのみ不純物を拡散することができる。
間の熱処理を与えることにより、ポリシリコン層１０か
らヒ素を拡散してエミッタ領域１１を形成する。溝８の
内壁がサイドウォール９で被覆されているので溝８の底
部にのみ不純物を拡散することができる。
【００５３】また、エミッタ領域１１直下のベース領域
３がベースとして活性な領域となり、溝８深さによって
ベース幅Ｗbをコントロールできる。従来のように熱拡
散で極めて浅い接合を得るには不純物濃度を低下する必
要があり、ばらつきが大きくなってしまうが、ベース領
域３をある程度の深さで形成した上で、溝８底部からの
拡散によりエミッタ領域１１を形成することにより、浅
い接合でありながら、ベース領域３もある程度の濃度で
均一に形成できており、工程が簡略化し、ベース活性領
域のばらつきを低減できる。
３がベースとして活性な領域となり、溝８深さによって
ベース幅Ｗbをコントロールできる。従来のように熱拡
散で極めて浅い接合を得るには不純物濃度を低下する必
要があり、ばらつきが大きくなってしまうが、ベース領
域３をある程度の深さで形成した上で、溝８底部からの
拡散によりエミッタ領域１１を形成することにより、浅
い接合でありながら、ベース領域３もある程度の濃度で
均一に形成できており、工程が簡略化し、ベース活性領
域のばらつきを低減できる。
【００５４】特に前述したように、γ形状の溝８の場合
はより底部が狭くなっているため、より微小なエミッタ
領域１１を得ることができ、ベース−エミッタ容量の低
減に大きく寄与できるので高周波特性が改善される。
はより底部が狭くなっているため、より微小なエミッタ
領域１１を得ることができ、ベース−エミッタ容量の低
減に大きく寄与できるので高周波特性が改善される。
【００５５】本実施の形態の第６の工程は、図９に示す
如く前記絶縁膜にスルーホールを形成してベース電極層
にコンタクトするベース電極を形成し、同時にポリシリ
コン層にコンタクトするエミッタ電極を形成することで
ある。
如く前記絶縁膜にスルーホールを形成してベース電極層
にコンタクトするベース電極を形成し、同時にポリシリ
コン層にコンタクトするエミッタ電極を形成することで
ある。
【００５６】酸化膜５をフォトエッチング技術により開
口して、ＬＯＣＯＳ酸化膜２上のベース電極層４の一部
を露出するスルーホールを形成する。全体に導電性の材
料を堆積し、所望の形状にフォトエッチングすることに
よりベース電極層４にコンタクトするベース電極１２を
形成する。
口して、ＬＯＣＯＳ酸化膜２上のベース電極層４の一部
を露出するスルーホールを形成する。全体に導電性の材
料を堆積し、所望の形状にフォトエッチングすることに
よりベース電極層４にコンタクトするベース電極１２を
形成する。
【００５７】ベース電極１２がコンタクトするベース電
極層４は、溝８の開口部に隣接して形成されているた
め、キャリアはエミッタ領域１１直下のベースとして活
性な領域とベース電極層４との間を移動することにな
り、従来コンタクト孔のみでベース電極が接地していた
場合と比較して距離が従来より大幅に縮小でき、接地面
積も向上するのでベース取り出し抵抗ｒbの低減に大き
く寄与できる。
極層４は、溝８の開口部に隣接して形成されているた
め、キャリアはエミッタ領域１１直下のベースとして活
性な領域とベース電極層４との間を移動することにな
り、従来コンタクト孔のみでベース電極が接地していた
場合と比較して距離が従来より大幅に縮小でき、接地面
積も向上するのでベース取り出し抵抗ｒbの低減に大き
く寄与できる。
【００５８】また、コレクタ層１上には分離のためのＬ
ＯＣＯＳ酸化膜２が形成されているのでこの部分でのベ
ース−コレクタ容量も低減することができる。
ＯＣＯＳ酸化膜２が形成されているのでこの部分でのベ
ース−コレクタ容量も低減することができる。
【００５９】一方、このフォトエッチングで同時にポリ
シリコン層１０上にエミッタ電極１３を形成し、裏面に
金属を蒸着してコレクタ電極（図示せず）を形成する。
シリコン層１０上にエミッタ電極１３を形成し、裏面に
金属を蒸着してコレクタ電極（図示せず）を形成する。
【００６０】次に、図１０から図１６に本発明のＮＰＮ
型トランジスタの製造方法について第２の実施の形態を
詳細に説明する。
型トランジスタの製造方法について第２の実施の形態を
詳細に説明する。
【００６１】ＮＰＮ型トランジスタの製造方法の第２の
実施の形態は、一導電型のコレクタ層１を準備する工程
と、コレクタ層１の表面に、逆導電型不純物を含んだポ
リシリコンよりなるベース電極層４を形成し、ベース電
極層４の表面に絶縁膜５を形成する工程と、ベース電極
層４および絶縁膜５の一部を開口してコレクタ層１に溝
８を形成し、全面に逆導電型不純物を導入する工程と、
溝８の内壁にサイドウォール９を形成する工程と、溝８
の内部にエミッタ拡散用の不純物を含むポリシリコン層
１０を形成する工程と、ベース電極層４および溝８周囲
の不純物を拡散してベース領域３を形成し、同時にポリ
シリコン層１０から不純物を拡散してエミッタ領域１１
を形成する工程と、絶縁膜５にスルーホールを形成して
ベース電極層４にコンタクトするベース電極１２を形成
し、同時にポリシリコン層１０にコンタクトするエミッ
タ電極１３を形成する工程とから構成される。
実施の形態は、一導電型のコレクタ層１を準備する工程
と、コレクタ層１の表面に、逆導電型不純物を含んだポ
リシリコンよりなるベース電極層４を形成し、ベース電
極層４の表面に絶縁膜５を形成する工程と、ベース電極
層４および絶縁膜５の一部を開口してコレクタ層１に溝
８を形成し、全面に逆導電型不純物を導入する工程と、
溝８の内壁にサイドウォール９を形成する工程と、溝８
の内部にエミッタ拡散用の不純物を含むポリシリコン層
１０を形成する工程と、ベース電極層４および溝８周囲
の不純物を拡散してベース領域３を形成し、同時にポリ
シリコン層１０から不純物を拡散してエミッタ領域１１
を形成する工程と、絶縁膜５にスルーホールを形成して
ベース電極層４にコンタクトするベース電極１２を形成
し、同時にポリシリコン層１０にコンタクトするエミッ
タ電極１３を形成する工程とから構成される。
【００６２】本実施の形態の第１の工程は、図１０に示
す如く、一導電型のコレクタ層を準備することである。
す如く、一導電型のコレクタ層を準備することである。
【００６３】コレクタ取出しとなるＮ+型高濃度層を有
するコレクタ層１を準備する。コレクタ層１表面を清浄
化した後、素子分離のために12000Å程度のＬＯＣＯＳ
酸化膜２を予定のベース領域の外側に形成する。
するコレクタ層１を準備する。コレクタ層１表面を清浄
化した後、素子分離のために12000Å程度のＬＯＣＯＳ
酸化膜２を予定のベース領域の外側に形成する。
【００６４】本実施の形態の第２の工程は、図１１に示
す如く、コレクタ層の表面に、逆導電型不純物を含んだ
ポリシリコンよりなるベース電極層を形成し、ベース電
極層の表面に絶縁膜を形成することである。
す如く、コレクタ層の表面に、逆導電型不純物を含んだ
ポリシリコンよりなるベース電極層を形成し、ベース電
極層の表面に絶縁膜を形成することである。
【００６５】本工程は、第１の実施の形態と同様、本発
明の第１の特徴となる工程であり、全面にＣＶＤ法によ
り４×１０15cm-2程度のＰ型不純物が導入されたポリシ
リコン層を膜厚５０００Å程度堆積し、コレクタ層１お
よびＬＯＣＯＳ酸化膜２にコンタクトするベース電極層
４を形成する。
明の第１の特徴となる工程であり、全面にＣＶＤ法によ
り４×１０15cm-2程度のＰ型不純物が導入されたポリシ
リコン層を膜厚５０００Å程度堆積し、コレクタ層１お
よびＬＯＣＯＳ酸化膜２にコンタクトするベース電極層
４を形成する。
【００６６】更にこのベース電極層４の上には膜厚５０
００Å程度の酸化膜５を形成する。この酸化膜５の代わ
りに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
００Å程度の酸化膜５を形成する。この酸化膜５の代わ
りに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００６７】本実施の形態の第３の工程は、図１２に示
す如く、ベース電極層および絶縁膜の一部を開口してコ
レクタ層に溝を形成し、全面に逆導電型不純物を導入す
ることである。
す如く、ベース電極層および絶縁膜の一部を開口してコ
レクタ層に溝を形成し、全面に逆導電型不純物を導入す
ることである。
【００６８】本工程もやはり第１の実施の形態と同様に
本発明の第２の特徴となる工程であり、図１２（Ａ）に
異方性ＲＩＥにより溝８を形成する方法を示す。
本発明の第２の特徴となる工程であり、図１２（Ａ）に
異方性ＲＩＥにより溝８を形成する方法を示す。
【００６９】ベース電極層４および酸化膜５の所望の位
置にフォトエッチング技術により０．５μｍ幅の開口部
を設け、コレクタ層１を露出させる。ベース電極層４お
よび酸化膜５をマスクにしてコレクタ層１を通常のエッ
チングガスを用いて異方性ＲＩＥし、溝８を形成する。
異方性ＲＩＥは開口部と底部でその幅が等しくエッチン
グされる。
置にフォトエッチング技術により０．５μｍ幅の開口部
を設け、コレクタ層１を露出させる。ベース電極層４お
よび酸化膜５をマスクにしてコレクタ層１を通常のエッ
チングガスを用いて異方性ＲＩＥし、溝８を形成する。
異方性ＲＩＥは開口部と底部でその幅が等しくエッチン
グされる。
【００７０】また、第１の実施の形態と同様に溝８は、
シリコンエッチングのガスにＨＢｒ、Ｎ２およびＨｅＯ
２を用いて異方性エッチングし、図１２（Ｂ）に示すよ
うにγ型に形成してもよい。
シリコンエッチングのガスにＨＢｒ、Ｎ２およびＨｅＯ
２を用いて異方性エッチングし、図１２（Ｂ）に示すよ
うにγ型に形成してもよい。
【００７１】その後、全面に１×１０14cm-2程度のボロ
ン等のＰ型不純物をイオン注入する。これにより、ベー
ス電極層４と、溝８周囲のコレクタ層１にＰ型不純物が
導入される。
ン等のＰ型不純物をイオン注入する。これにより、ベー
ス電極層４と、溝８周囲のコレクタ層１にＰ型不純物が
導入される。
【００７２】本実施の形態の第４の工程は、図１３に示
す如く、溝の内壁にサイドウォールを形成することであ
る。
す如く、溝の内壁にサイドウォールを形成することであ
る。
【００７３】本工程は第１の実施の形態の第３工程図６
の説明と同一であるので、記載を省略する。
の説明と同一であるので、記載を省略する。
【００７４】本実施の形態の第５の工程は、図１４に示
す如く、溝の内部にエミッタ拡散用の不純物を含むポリ
シリコン層を形成することである。
す如く、溝の内部にエミッタ拡散用の不純物を含むポリ
シリコン層を形成することである。
【００７５】本工程も第１の実施の形態第４工程図７の
説明と同一であるので、記載を省略する。
説明と同一であるので、記載を省略する。
【００７６】本実施の形態の第６の工程は、図１５に示
す如く、ベース電極層とコレクタ層に形成した溝および
溝周囲の不純物を拡散してベース領域を形成し、同時に
ポリシリコン層から不純物を拡散してエミッタ領域を形
成することである。
す如く、ベース電極層とコレクタ層に形成した溝および
溝周囲の不純物を拡散してベース領域を形成し、同時に
ポリシリコン層から不純物を拡散してエミッタ領域を形
成することである。
【００７７】本工程は、本実施の形態の第３の特徴とな
る工程であり、全体に９００〜１０００℃、０．５〜２
時間の熱処理を与えることにより、ベース電極層４と溝
８および溝８周囲に導入されたＰ型不純物をコレクタ層
１に拡散してベース領域３を形成する。また、同時にポ
リシリコン層１０からヒ素を拡散してエミッタ領域１１
を形成する。溝８の内壁がサイドウォールで被覆されて
いるので溝８の底部にのみエミッタ不純物を拡散するこ
とができる。
る工程であり、全体に９００〜１０００℃、０．５〜２
時間の熱処理を与えることにより、ベース電極層４と溝
８および溝８周囲に導入されたＰ型不純物をコレクタ層
１に拡散してベース領域３を形成する。また、同時にポ
リシリコン層１０からヒ素を拡散してエミッタ領域１１
を形成する。溝８の内壁がサイドウォールで被覆されて
いるので溝８の底部にのみエミッタ不純物を拡散するこ
とができる。
【００７８】これにより、ベースとして活性な領域とな
るエミッタ領域１１直下のベース領域３を、溝８底部か
らのイオン注入及び熱拡散で形成できるため、浅い接合
でありながら、不純物濃度が均一となり、ベース活性領
域のばらつきを抑制できる。
るエミッタ領域１１直下のベース領域３を、溝８底部か
らのイオン注入及び熱拡散で形成できるため、浅い接合
でありながら、不純物濃度が均一となり、ベース活性領
域のばらつきを抑制できる。
【００７９】また、ベース領域３全体としても不純物濃
度が均一となり、ばらつきを抑制できる。
度が均一となり、ばらつきを抑制できる。
【００８０】本実施の形態の第７の工程は、図１６に示
す如く、絶縁膜にスルーホールを形成してベース電極層
にコンタクトするベース電極を形成し、同時にポリシリ
コン層にコンタクトするエミッタ電極を形成することで
ある。
す如く、絶縁膜にスルーホールを形成してベース電極層
にコンタクトするベース電極を形成し、同時にポリシリ
コン層にコンタクトするエミッタ電極を形成することで
ある。
【００８１】本工程は、第１の実施の形態第６工程図９
の説明と同一であるので記載を省略する。
の説明と同一であるので記載を省略する。
【００８２】尚、本発明の実施の形態ではＮＰＮ型トラ
ンジスタを例に説明したが、導電性を逆にしたＰＮＰ型
トランジスタでも実施が可能である。
ンジスタを例に説明したが、導電性を逆にしたＰＮＰ型
トランジスタでも実施が可能である。
【００８３】
【発明の効果】本発明の構造に依れば、第１にベース取
り出し抵抗ｒbが大幅に低減できる。全面に設けたベー
ス電極層４および酸化膜５をマスクとして溝８を形成す
ることにより、溝８とベース電極層４が隣接することに
なる。キャリアはエミッタ直下のベースとして活性な領
域とベース電極層４の間を移動するため、従来コンタク
ト孔のみで接地していた場合と比較して距離も大幅に短
縮できる上、接地面積も大きく向上する。つまり、ベー
ス取り出し抵抗ｒbを低減できるので、高周波特性の向
上に大変有効となる。
り出し抵抗ｒbが大幅に低減できる。全面に設けたベー
ス電極層４および酸化膜５をマスクとして溝８を形成す
ることにより、溝８とベース電極層４が隣接することに
なる。キャリアはエミッタ直下のベースとして活性な領
域とベース電極層４の間を移動するため、従来コンタク
ト孔のみで接地していた場合と比較して距離も大幅に短
縮できる上、接地面積も大きく向上する。つまり、ベー
ス取り出し抵抗ｒbを低減できるので、高周波特性の向
上に大変有効となる。
【００８４】第２にフォトエッチング技術の限界より更
に微小なエミッタ領域１１を形成できる。溝８内壁のサ
イドウォール９により開口部より溝８の底部では幅が狭
くなり、底部からの不純物拡散によって形成されるエミ
ッタ領域１１は微小なものとなる。
に微小なエミッタ領域１１を形成できる。溝８内壁のサ
イドウォール９により開口部より溝８の底部では幅が狭
くなり、底部からの不純物拡散によって形成されるエミ
ッタ領域１１は微小なものとなる。
【００８５】特に本発明の第２の実施例で示すように、
エミッタ領域１１形成用の溝８自体をを開口部より底部
の幅が狭いγ形状にすることにより、エミッタ領域１１
の面積がより微小になる。エミッタ領域１１の面積はベ
ース−エミッタ間容量ＣBEと係わり、この容量が低減で
きるので高周波特性が大きく向上する。
エミッタ領域１１形成用の溝８自体をを開口部より底部
の幅が狭いγ形状にすることにより、エミッタ領域１１
の面積がより微小になる。エミッタ領域１１の面積はベ
ース−エミッタ間容量ＣBEと係わり、この容量が低減で
きるので高周波特性が大きく向上する。
【００８６】また、本発明の製造方法に依れば、第１に
エミッタ領域１１形成のための溝８を開口するマスクを
ドープドポリシリコンと絶縁膜に変更するだけで、取り
出しベース抵抗ｒbを大幅に低減することができる。
エミッタ領域１１形成のための溝８を開口するマスクを
ドープドポリシリコンと絶縁膜に変更するだけで、取り
出しベース抵抗ｒbを大幅に低減することができる。
【００８７】第２に溝８に設けたサイドウォール９によ
りフォトエッチング技術の限界より微小なエミッタ領域
１１を形成できる。特に、エッチングガスを代えること
により、γ形状の溝８が形成でき、更に微小なエミッタ
領域１１を形成できる利点を有する。
りフォトエッチング技術の限界より微小なエミッタ領域
１１を形成できる。特に、エッチングガスを代えること
により、γ形状の溝８が形成でき、更に微小なエミッタ
領域１１を形成できる利点を有する。
【００８８】第３に、溝８の形成により、第１の実施の
形態では溝８深さでベース幅Ｗbをコントロールでき、
第２の実施の形態では溝８からの拡散によりベース領域
３を形成することができるので、浅い接合でありなが
ら、どちらの場合もベース領域３およびエミッタ領域１
１直下のベース活性領域の不純物濃度が均一に形成で
き、ばらつきを低減できる。
形態では溝８深さでベース幅Ｗbをコントロールでき、
第２の実施の形態では溝８からの拡散によりベース領域
３を形成することができるので、浅い接合でありなが
ら、どちらの場合もベース領域３およびエミッタ領域１
１直下のベース活性領域の不純物濃度が均一に形成で
き、ばらつきを低減できる。
【００８９】つまり、ベース活性領域のばらつきを抑
え、ベース−エミッタ間容量を低減し、且つベース取り
出し抵抗ｒbを低減できるので、高周波特性に優れた半
導体装置およびその製造方法を提供できる。
え、ベース−エミッタ間容量を低減し、且つベース取り
出し抵抗ｒbを低減できるので、高周波特性に優れた半
導体装置およびその製造方法を提供できる。
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図４】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図５】本発明の型半導体装置の製造方法を説明する断
面図である。
面図である。
【図６】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図７】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図８】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図９】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図１０】本発明の半導体装置の製造方法を説明する断
面図である。
面図である。
【図１１】本発明の半導体装置の製造方法を説明する断
面図である。
面図である。
【図１２】本発明の半導体装置の製造方法を説明する断
面図である。
面図である。
【図１３】本発明の半導体装置の製造方法を説明する断
面図である。
面図である。
【図１４】本発明の半導体装置の製造方法を説明する断
面図である。
面図である。
【図１５】本発明の半導体装置の製造方法を説明する断
面図である。
面図である。
【図１６】本発明の半導体装置の製造方法を説明する断
面図である。
面図である。
【図１７】従来の技術を説明する断面図である。
【図１８】従来の技術を説明する断面図である。
フロントページの続き (72)発明者 沢目 秀孝 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 村井 成行 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB19 BB40 CC01 DD04 DD16 DD17 DD82 DD92 FF27 GG06 HH20 5F003 AP05 BA97 BB02 BB05 BB06 BB07 BB08 BB90 BE07 BE08 BF03 BF90 BH08 BP06 BP24 BP93 BP94
Claims (13)
- 【請求項１】 一導電型のコレクタ層の表面に形成した
逆導電型のベース領域と、 前記ベース領域の表面に設けた溝と、 前記溝の底部の前記ベース領域表面に形成した一導電型
のエミッタ領域と、 前記溝の内壁に設けたサイドウォールと、 前記溝を除く前記ベース領域全面とコンタクトする電極
とを具備することを特徴とする半導体装置。 - 【請求項２】 一導電型のコレクタ層となる半導体基板
の表面に形成した逆導電型のベース領域と、 前記ベース領域の表面に設けた溝と、 前記溝の底部の前記ベース領域表面に形成した一導電型
のエミッタ領域と、 前記溝の内壁に設けたサイドウォールと、 前記溝に埋設され前記エミッタ領域にコンタクトするエ
ミッタ電極と、 前記溝を除く前記ベース領域全面とコンタクトするベー
ス電極層と、 前記ベース電極層を覆う絶縁膜と、 前記絶縁膜上に設けられ、前記ベース電極層とコンタク
トするベース電極とを具備することを特徴とする半導体
装置。 - 【請求項３】 前記溝は前記ベース領域よりも浅く形成
されることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記溝はその内壁が傾斜を有し、前記傾
斜の接線と前記半導体基板表面でなす角度が溝底部から
前記半導体基板表面に向かうにつれて徐々に小さくなる
形状であることを特徴とする請求項２に記載の半導体装
置。 - 【請求項５】 前記ベース電極層はポリシリコンである
ことを特徴とする請求項２に記載の半導体装置。 - 【請求項６】 前記ベース電極層はシリサイドであるこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項７】 前記ベース電極層はシリサイドとポリシ
リコンの多層膜であることを特徴とする請求項２に記載
の半導体装置。 - 【請求項８】 前記絶縁膜は酸化膜あるいは酸化膜と窒
化膜の多層膜であることを特徴とする請求項２に記載の
半導体装置。 - 【請求項９】 一導電型のコレクタ層の表面に、逆導電
型のベース領域を形成する工程と、 前記ベース領域の表面にベース電極層を形成し、該ベー
ス電極層の表面に絶縁膜を形成する工程と、 前記ベース電極層および前記絶縁膜の一部を開口して前
記ベース領域に前記コレクタ層には達しない溝を形成
し、前記溝の内壁にサイドウォールを形成する工程と、 前記溝の内部にエミッタ拡散用の不純物を含むポリシリ
コン層を形成する工程と、 前記ポリシリコン層から不純物を拡散してエミッタ領域
を形成する工程と、前記絶縁膜にスルーホールを形成し
てベース電極層にコンタクトするベース電極を形成し、
同時に前記ポリシリコン層にコンタクトするエミッタ電
極を形成する工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項１０】 一導電型のコレクタ層の表面に、逆導
電型のベース領域を形成する工程と、 前記ベース領域の表面にベース電極層を形成し、該ベー
ス電極層の表面に絶縁膜を形成する工程と、 前記ベース電極層および前記絶縁膜の一部を開口して前
記ベース領域に前記コレクタ層には達しないγ形状の溝
を形成し、前記溝の内壁にサイドウォールを形成する工
程と、 前記溝の内部にエミッタ拡散用の不純物を含むポリシリ
コン層を形成する工程と、 前記ポリシリコン層から不純物を拡散してエミッタ領域
を形成する工程と、 前記絶縁膜にスルーホールを形成してベース電極層にコ
ンタクトするベース電極を形成し、同時に前記ポリシリ
コン層にコンタクトするエミッタ電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記ベース電極層は、ポリシリコン又
はシリサイド又は、ポリシリコンとシリサイドの多層膜
で形成されることを特徴とする請求項９または請求項１
０に記載の半導体装置の製造方法。 - 【請求項１２】 一導電型のコレクタ層を準備する工程
と、 前記コレクタ層の表面に、逆導電型不純物を含んだポリ
シリコンよりなるベース電極層を形成し、該ベース電極
層の表面に絶縁膜を形成する工程と、 前記ベース電極層および前記絶縁膜の一部を開口して前
記コレクタ層に溝を形成し、全面に逆導電型不純物を導
入する工程と、 前記溝の内壁にサイドウォールを形成する工程と、 前記溝の内部にエミッタ拡散用の不純物を含むポリシリ
コン層を形成する工程と、 前記ベース電極層と前記コレクタ層に形成した溝および
溝周囲の不純物を拡散してベース領域を形成し、同時に
前記ポリシリコン層から不純物を拡散してエミッタ領域
を形成する工程と、 前記絶縁膜にスルーホールを形成してベース電極層にコ
ンタクトするベース電極を形成し、同時に前記ポリシリ
コン層にコンタクトするエミッタ電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項１３】 一導電型のコレクタ層を準備する工程
と、 前記コレクタ層の表面に、逆導電型不純物を含んだポリ
シリコンよりなるベース電極層を形成し、該ベース電極
層の表面に絶縁膜を形成する工程と、 前記ベース電極層および前記絶縁膜の一部を開口して前
記コレクタ層にγ形状の溝を形成し、全面に逆導電型不
純物を導入する工程と、 前記溝の内壁にサイドウォールを形成する工程と、 前記溝の内部にエミッタ拡散用の不純物を含むポリシリ
コン層を形成する工程と、 前記ベース電極層と前記コレクタ層に形成した溝および
溝周囲の不純物を拡散してベース領域を形成し、同時に
前記ポリシリコン層から不純物を拡散してエミッタ領域
を形成する工程と、 前記絶縁膜にスルーホールを形成してベース電極層にコ
ンタクトするベース電極を形成し、同時に前記ポリシリ
コン層にコンタクトするエミッタ電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397716A JP4056218B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体装置およびその製造方法 |
| US10/016,142 US6818492B2 (en) | 2000-12-27 | 2001-12-17 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397716A JP4056218B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198513A true JP2002198513A (ja) | 2002-07-12 |
| JP4056218B2 JP4056218B2 (ja) | 2008-03-05 |
Family
ID=18862809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000397716A Expired - Fee Related JP4056218B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6818492B2 (ja) |
| JP (1) | JP4056218B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879886B1 (ko) | 2007-08-24 | 2009-01-22 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
| JP2009246083A (ja) * | 2008-03-31 | 2009-10-22 | Denso Corp | 半導体装置 |
| US8841175B2 (en) | 2012-03-09 | 2014-09-23 | Mitsubishi Electric Corporation | Vertical trench IGBT and method for manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013207829A1 (de) * | 2012-12-27 | 2014-07-03 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Chip-Antenne, Elektronisches Bauelement und Herstellungsverfahren dafür |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3282172B2 (ja) * | 1994-07-29 | 2002-05-13 | ソニー株式会社 | ＢｉＭＯＳ半導体装置の製造方法 |
| US4492008A (en) * | 1983-08-04 | 1985-01-08 | International Business Machines Corporation | Methods for making high performance lateral bipolar transistors |
| JPH0622238B2 (ja) * | 1985-10-02 | 1994-03-23 | 沖電気工業株式会社 | バイポ−ラ型半導体集積回路装置の製造方法 |
| US4997775A (en) * | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
| EP0483487B1 (en) * | 1990-10-31 | 1995-03-01 | International Business Machines Corporation | Self-aligned epitaxial base transistor and method for fabricating same |
| US5541124A (en) * | 1993-02-28 | 1996-07-30 | Sony Corporation | Method for making bipolar transistor having double polysilicon structure |
| JP3172031B2 (ja) * | 1994-03-15 | 2001-06-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2746225B2 (ja) * | 1995-10-16 | 1998-05-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH1098120A (ja) * | 1996-09-19 | 1998-04-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3421588B2 (ja) | 1997-09-16 | 2003-06-30 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| JP3389510B2 (ja) | 1998-09-08 | 2003-03-24 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US6239477B1 (en) * | 1998-10-07 | 2001-05-29 | Texas Instruments Incorporated | Self-aligned transistor contact for epitaxial layers |
| JP2000252290A (ja) | 1999-03-03 | 2000-09-14 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
2000
- 2000-12-27 JP JP2000397716A patent/JP4056218B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-17 US US10/016,142 patent/US6818492B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879886B1 (ko) | 2007-08-24 | 2009-01-22 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
| JP2009246083A (ja) * | 2008-03-31 | 2009-10-22 | Denso Corp | 半導体装置 |
| US8841175B2 (en) | 2012-03-09 | 2014-09-23 | Mitsubishi Electric Corporation | Vertical trench IGBT and method for manufacturing the same |
| KR101444081B1 (ko) * | 2012-03-09 | 2014-09-26 | 미쓰비시덴키 가부시키가이샤 | 종형 트렌치 ｉｇｂｔ 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| US6818492B2 (en) | 2004-11-16 |
| US20020127814A1 (en) | 2002-09-12 |
| JP4056218B2 (ja) | 2008-03-05 |
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