KR20060085480A - 바이폴라 트랜지스터 및 그 형성 방법 - Google Patents

바이폴라 트랜지스터 및 그 형성 방법 Download PDF

Info

Publication number
KR20060085480A
KR20060085480A KR1020050006370A KR20050006370A KR20060085480A KR 20060085480 A KR20060085480 A KR 20060085480A KR 1020050006370 A KR1020050006370 A KR 1020050006370A KR 20050006370 A KR20050006370 A KR 20050006370A KR 20060085480 A KR20060085480 A KR 20060085480A
Authority
KR
South Korea
Prior art keywords
film
conductivity type
forming
region
pattern
Prior art date
Application number
KR1020050006370A
Other languages
English (en)
Other versions
KR101118649B1 (ko
Inventor
서영대
양봉길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050006370A priority Critical patent/KR101118649B1/ko
Priority to TW095101559A priority patent/TWI273704B/zh
Priority to DE102006003102A priority patent/DE102006003102B4/de
Priority to JP2006010305A priority patent/JP2006210914A/ja
Priority to US11/337,505 priority patent/US7554174B2/en
Priority to CNA2006100060718A priority patent/CN1828929A/zh
Publication of KR20060085480A publication Critical patent/KR20060085480A/ko
Application granted granted Critical
Publication of KR101118649B1 publication Critical patent/KR101118649B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Abstract

에미터 단자 및 베이스 단자가 실질적으로 동일한 높이를 가지는 고속도 바이폴라 트랜지스터 및 그 형성 방법이 개시된다. 상기 고속도 바이폴라 트랜지스터형성 방법은 베이스를 위한 실리콘-게르마늄막을 콜렉터를 위한 반도체막 상에 형성하고, 에미터 단자 및 콜렉터 단자를 위한 접촉 창들을 가지는 절연막을 형성하고, 폴리실리콘을 증착 한 후 평탄화 공정을 진행하여 상기 접촉 창들 내에 폴리실리콘을 채우고, 이온주입 공정을 진행하여 폴리실리콘 에미터 단자 및 폴리실리콘 베이스 단자를 형성하는 것을 포함한다.
바이폴라 트랜지스터

Description

바이폴라 트랜지스터 및 그 형성 방법{Bipolar Transistor And Method For Forming The Same}
도 1은 종래 방법에 의한 바이폴라 트랜지스터를 개략적으로 도시하는 단면도이다.
도 2는 종래 또 다른 방법에 의한 바이폴라 트랜지스터를 개략적으로 도시하는 단면도이다.
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성 방법을 설명하기 위해 주요 공정 단계에서의 반도체 기판 일부에 대한 개략적인 단면도들이다.
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성 방법을 설명하기 위해 주요 공정 단계에서의 반도체 기판 일부에 대한 개략적인 단면도들이다.
도 12 내지 도 15는 본 발명의 제3 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성 방법을 설명하기 위해 주요 공정 단계에서의 반도체 기판 일부에 대한 개략적인 단면도들이다.
도 16 내지 도 18은 본 발명의 제4 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성 방법을 설명하기 위해 주요 공정 단계에서의 반도체 기판 일부에 대한 개 략적인 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로서, 더욱 상세하게는 바이폴라 트랜지스터 및 그 형성 방법에 관한 것이다.
엔-채널(n-channel) 모스 전계효과 트랜지스터(MOS Field Effect Transistor) 및 피-채널 모스 전계효과 트랜지스터가 동일한 칩 상에 인접하여 형성되는 이른바 씨모스(CMOS) 소자 제조 기술은 끊임없이 발전을 하여 높은 집적도, 높은 동작 성능 및 저비용이 가능해 졌으며 이에 따라 씨모스 소자가 여러 회로 응용 분야, 특히 고주파 회로, 고주파 시스템-온-칩 등에 널리 사용되고 있다.
그런데, 씨모스 소자는 그 동작 특성은 우수하지만, 고주파 회로를 구성하는 소자, 특히 낮은 노이즈 증폭기(LNA), 전압 제어 오실레이터(VCO) 등에서 요구되는 낮은 노이즈 특성을 충분히 만족시키지 못하고 있다. 이에 모스 전계효과 트랜지스터에 비해서 낮은 노이즈를 가지며, 넓은 범위의 선형 이득을 나타내고 우수한 주파수 응답 및 전류 구동 능력이 우수한 바이폴라 트랜지스터(Bipolar Transistor)가 특별한 회로 기능을 수행하기 위해서 씨모스 소자와 함께 동일한 칩 상에 제조되고 있다. 고성능의 바이폴라 접합 트랜지스터는 고주파회로를 위해 사용되고 씨모스 소자는 논리 회로를 위해 사용된다.
바이폴라 트랜지스터의 동작 속도를 높이기 위해서는, 베이스 영역이 얇아 에미터로부터 콜렉터로의 캐리어(carrier)의 이동 시간을 최소화하는 것이 필요하며, 또한 베이스 영역의 도핑 농도를 증가시켜 그 저항을 줄이는 것이 필요하다. 통상적으로 이온주입 공정을 사용하여 베이스 영역을 형성하고 있는데, 고속도를 위해서 아주 얇은 베이스 영역을 이온 주입 공정으로 형성하는 것은 매우 어렵다.
따라서, 에피탁시 기술(epitaxial technique)을 사용하여 베이스 영역을 형성하는 방법들이 소개되고 있다. 에피탁시 베이스 형성 기술에 따르면, 에피탁시 성장 도중에 불순물 이온이 첨가되기 때문에 얇게 그리고 고농도의 베이스 영역을 형성할 수 있다.
동작 속도 향상을 위해서 베이스 영역의 불순물 농도를 증가시키는 것은, 높은 전류 이득을 얻기 위해서 에미터 영역의 불순물 농도를 증가시키는 것을 필요로 한다. 그런데, 에미터 영역의 불순물 농도를 증가시키는 것은 밴드갭(bandgap)의 감소를 야기하며, 이는 캐리어 주입 효율(injection efficiency) 감소, 에미터-베이스 항복전압 감소 등의 결과를 야기한다. 이 같은 서로 상충하는 매개변수(parameters)는 바이폴라 트랜지스터의 동작 속도 향상을 제한한다.
이에 베이스 및 에미터 사이에 이종접합(hetrojunction)을 형성함으로써 위의 문제를 해결하는 방법들이 제안되고 있다. 베이스 및 에미터 사이의 이종접합에 의하면, 에미터의 밴드갭과 베이스의 밴드갭이 서로 다르게 된다. 이종접합을 형성하기 위해서, 예컨대, 실리콘보다 밴드갭이 좁은 실리콘-게르마늄이 베이스 영역을 위해 사용된다. 이종접합 구조에서, 에미터는 캐리어를 보다 높은 효율로 베이스로 주입할 수 있다.
도 1은 종래 펭-이 후앙(Feng-Yi Huang)에 의한 미합중국 특허 등록 제 6,251,738호에 개시된 이종접합 바이폴라 트랜지스터를 개략적으로 도시한다. 도 1에서 참조번호 10은 반도체 기판을, 참조번호 18은 콜렉터 단자를, 참조번호 22는 기판(10) 상에 성장한 베이스를 형성하는 피형의 에피탁시얼 실리콘-게르마늄을, 참조번호 36은 피형의 불순물이 도핑된 베이스 단자를 형성하는 폴리실리콘을, 참조번호 42는 스페이서를, 참조번호 44는 에미터 단자를 형성하는 엔형의 불순물이 도핑된 폴리실리콘을, 참조번호 54는 베이스 콘택을, 참조번호 56은 에미터 콘택을, 참조번호 52는 콜렉터 콘택을 각각 가리킨다.
펭-이 후앙에 개시한 방법에 따르면, 에미터 단자(44) 및 베이스 단자(36)는 스페이서(42)에 의해서 서로 전기적으로 격리된다.
펭-이 후앙이 개시한 방법에 따르면, 에미터 단자(44)의 상부면이 베이스 단자(36)의 상부면보다 상대적으로 더 높다. 결국, 에미터 단자(44)과 콜렉터 단자(18) 사이의 단차가 상당히 크다. 따라서, 에미터 콘택(56), 베이스 콘택(54) 및 콜렉터 콘택(52)이 형성될 콘택홀을 형성하기 위해서 층간절연막(50)에 대한 식각 공정을 진행할 경우, 상대적으로 높은 상부면을 가지는 에미터 단자(44)가 과식각 될 수 있다. 특히, 저저항 콘택을 위해서 실리사이드막을 형성할 경우, 과식각 문제는 더욱 심각해진다. 실리사이드막은 베이스 단자(36)인 피형의 폴리실리콘에 비해서 에미터 단자(44)인 엔형의 폴리실리콘 표면상에 상대적으로 아주 얇게 형성된다. 따라서, 에미터 단자(44) 상에 형성되는 실리사이드막이 과식각 되어 제거될 수 있다. 따라서, 안정적인 저저항 콘택을 형성할 수 없게 된다.
또, 펭-이 후앙이 개시한 방법에 따르면, 베이스 단자(36) 및 에미터 단자(44)의 두께를 줄이는데 어려움이 있어 두께 감소를 통한 베이스 단자(36) 및 에미터 단자(44)의 저항 감소 방안은 효과적이지 못하다.
또한, 펭-이 후앙이 개시한 방법에 따르면, 서로 전기적으로 격리되는 베이스 단자(36) 및 에미터 단자(44)를 형성하는 방법이 매우 복잡하다. 즉, 베이스 단자(36)를 형성하기 위해서, 펭-이 후앙이 개시하는 방법은 베이스 영역(22)을 형성한 후, 폴리실리콘을 증착하고 베이스 영역(22)이 노출되도록 증착된 폴리실리콘에 대한 에치백 공정을 진행하고, 에치백된 폴리실리콘(36)에 대한 패터닝 공정을 진행하여 에미터 단자를 위한 접촉 창(40)을 형성하고, 접촉 창 측벽에 스페이서(42)를 형성하고, 에미터 단자를 위해 폴리실리콘을 증착하고 이를 패터닝 하는 것을 포함한다.
도 2는 알랭 챈트리(Alain Chantre) 등에 의한 미합중국 특허 등록 제 6,744,080호에 개시된 방법에 의한 바이폴라 트랜지스터를 개략적으로 도시한다. 도 2에서, 참조번호 2는 베이스를, 참조번호 5는 베이스 단자를, 참조번호 9는 에미터 단자를, 참조번호 13은 베이스 콘택을, 참조번호 14는 에미터 콘택을 각각 가리킨다. 펭-이 후앙에 의한 방법과 마찬가지로 알랭 챈트리에 의한 방법에 있어서도 에미터 단자(9)가 베이스 단자(5)보다 상대적으로 높으며, 에미터 단자(9) 및 베이스 단자(5) 사이의 전기적인 격리가 복잡한 공정을 통해서 이루어진다.
따라서 간단한 공정을 통해서 높은 동작 속도를 갖는 바이폴라 트랜지스터 및 그 형성 방법이 절실히 요구되고 있다.
이에 본 발명은 높은 동작 속도를 갖는 바이폴라 트랜지스터 및 그 형성 방법을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들은 바이폴라 트랜지스터 형성 방법을 제공한다. 상기 바이폴라 트랜지스터 형성 방법은 평탄화 공정을 적용하여 실질적으로 동일한 높이의 에미터 단자 및 베이스 단자를 형성하는 것을 일 특징으로 한다.
따라서 상기 바이폴라 트랜지스터 형성 방법에 따르면, 종래 기술과 달리 에미터 단자의 높이가 상대적으로 낮아져서 (즉, 상기 에미터 단자가 상기 베이스 단자와 동일한 높이를 갖도록 낮아져서), 상기 에미터 단자 및 상기 베이스 단자에 전기적으로 연결되는 금속 배선을 형성하기 위해서 층간절연막을 식각하여 콘택홀을 형성하는 공정에서, 상기 에미터 단자가 과식각 되는 것을 방지할 수 있다.
상기 에미터 단자 및 상기 베이스 단자는 예컨대 불순물이 도핑된 폴리실리콘으로 형성된다. 예컨대, 엔피엔(npn) 바이폴라 트랜지스터의 경우, 상기 에미터 단자는 엔형 불순물이 도핑된 폴리실리콘으로, 상기 베이스 단자는 피형 불순물이 도핑된 폴리실리콘으로 형성된다.
바람직하게는 금속 배선과 에미터 단자 및 베이스 단자 사이의 접촉 저항 감소를 위해서 상기 에미터 단자 및 상기 베이스 단자 표면에 실리사이드막이 형성된다. 실리사이드막은 피형 폴리실리콘 상에서는 두껍고 균일한 두께로 형성되며 상 대적으로 엔형 폴리실리콘 상에서는 얇게 형성된다. 따라서, 본 발명의 바이폴라 트랜지스터 형성 방법은 에미터 단자가 과식각 되는 것을 방지할 수 있어 특히 실리사이드막을 채택하는 엔피엔형 바이폴라 트랜지스터 형성에 유용하게 적용될 수 있다. 즉, 엔형 폴리실리콘상의 얇은 실리사이드막이 콘택홀 공정에서 과식각 되는 것이 방지되어 에미터 단자와 금속 배선 사이의 저저항 콘택을 형성할 수 있다.
구체적으로 상기 바이폴라 트랜지스터 형성 방법은 콜렉터를 형성하는 제1 도전형의 반도체막을 준비하는 것으로부터 시작한다. 상기 제1 도전형의 반도체막 상에 베이스를 형성하는 제2 도전형의 반도체 영역이 형성된다. 절연막이 형성되고 패터닝 되어 상기 제2 도전형의 반도체 영역을 노출시키는 제1 접촉 창 및 제2 접촉 창이 형성된다. 상기 접촉 창들을 채우도록 상기 절연막 상에 폴리실리콘이 형성된다. 상기 폴리실리콘에 대해서 평탄화 공정이 진행되어 상기 제1 접촉 창을 채우는 에미터 단자를 위한 제1 폴리실리콘 패턴 및 상기 제2 접촉 창을 채우는 베이스 단자를 위한 제2 폴리실리콘 패턴이 형성된다. 상기 제1 폴리실리콘 패턴에 제1 도전형의 불순물 이온이 주입되어 제1 도전형의 제1 폴리실리콘 패턴이 형성된다. 이때, 상기 제2 도전형의 반도체 영역에 에미터-베이스 접합이 형성된다. 제2 도전형의 불순물 이온이 주입되어 제2 도전형의 제2 폴리실리콘 패턴이 형성된다.
상기 제1 도전형은 엔형이고 상기 제2 도전형은 피형이다. 또는 상기 제1 도전형은 피형이고 상기 제1 도전형은 엔형이다.
상기 평탄화 공정은 예컨대 화학적기계적연마 기술 또는 에치백 기술을 사용할 수 있다. 화학적기계적연마 기술을 사용할 경우, 상기 절연막은 차례로 적층된 산화막 및 질화막으로 형성되는 것이 바람직하다. 이때, 상기 질화막이 상기 평탄화 공정에서 식각 정지층으로 작용을 한다.
바이폴라 트랜지스터의 동작 속도 향상 및 높은 전류 이득을 위해서 베이스를 형성하는 상기 제2 도전형의 반도체 영역은 얇게 형성되는 것이 바람직하다. 예컨대, 상기 제2 도전형의 반도체 영역은 선택적 에피탁시 성장 기술에 의한 실리콘-게르마늄으로 형성되는 것이 바람직하다. 또한 상기 제2 도전형의 반도체 영역은 화학적기상증착법에 의한 실리콘-게르마늄으로 형성될 수 있다.
상기 바이폴라 트랜지스터 형성 방법에 따르면, 상기 에미터 단자 및 상기 베이스 단자의 두께는 상기 절연막의 두께에 의존한다. 따라서 박막증착 기술을 사용하여 상기 절연막을 얇게 형성할 수 있어, 상기 에미터 단자 및 상기 베이스 단자의 두께를 얇게 형성할 수 있고 따라서 상기 에미터 단자 및 상기 베이스 단자의 저항을 줄일 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시예들은 바이폴라 트랜지스터를 제공한다. 상기 바이폴라 트랜지스터는 콜렉터를 형성하는 제1 도전형의 반도체막; 상기 제1 도전형의 반도체막 일부 상에 베이스를 형성하는 제2 도전형의 반도체 영역; 상기 제2 도전형의 반도체 영역 상에 형성되고 제1 접촉 창 및 제2 접촉 창을 가지는 절연막; 상기 제1 접촉 창을 채우며 상기 제2 도전형의 반도체 영역과의 사이에 에미터-베이스 접합을 제공하는 에미터 단자를 형성하는 제1 반도체 패턴; 상기 제2 접촉 창을 채우며 상기 제2 도전형의 반도체 영역에 접하는 베이스 단자를 형성하는 제2 도전형의 반도체 패턴을 포함한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수 도 있다.
본 명세서에서, 어떤 막 (또는 층, 패턴, 영역)이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 발명은 바이폴라 트랜지스터 형성 방법에 관한 것으로서, 예시적으로 엔피엔 바이폴라 트랜지스터를 형성하는 방법에 대해서 설명을 하기로 한다. 하지만, 불순물의 극성을 역으로 하는 것에 의해서 피엔피 바이폴라 트랜지스터를 형성할 수 있음은 당업자에 있어서 자명할 것이다. 또한 예시적으로 두 개의 베이스 콘택 을 가지는 바이폴라 트랜지스터에 대해서 설명을 한다.
(제1 실시예)
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성 방법을 설명하기 위해 주요 공정 단계에서의 반도체 기판 일부에 대한 개략적인 단면도들이다.
먼저 도 3을 참조하면 본 발명의 제1 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성은 피형 실리콘 기판(11)을 준비하는 것으로부터 시작한다. 피형 실리콘 기판(11)은 잘 알려진 바와 같은 방법을 통해서 제공될 수 있다. 이온 주입 공정 또는 고상 확산 공정(solid-state diffusion)을 사용하여, 피형 실리콘 기판(11)에 비소(As) 같은 엔형 불순물이 고농도로 도핑된 제1 고농도 엔형(N+) 매립 영역(buried layer)(13)(또는 서브-콜렉터 영역)을 형성한다. 계속해서 에피탁시 성장 기술을 진행하여 제1 고농도 엔형 실리콘 영역(13) 표면에 저농도로 도핑된 엔형(N) 에피탁시얼 단결정 실리콘막(15)을 형성한다. 예컨대 포스핀(PH3) 가스가 도펀트(dopant)로 사용된다. 에피탁시 성장 기술을 진행하기 전에 세정 공정을 진행하는 것이 바람직하다.
비록 도시되지는 않았지만, 역-바이어스 피엔 접합에 의해 인접하는 콜렉터와의 전기적인 격리를 위해서, 붕소(Boron) 같은 피형 불순물이 저농도 이온 주입되어 가드 링(guard ring)이 형성될 수 있다.
도 4를 참조하여, 얕은트렌치격리(STI) 기술 같은 소자분리공정을 진행하여 베이스-에미터 영역(A) 및 콜렉터 콘택 영역(B)을 한정하는 소자분리막(17a, 17b, 17c)을 형성한다. 계속해서 이온 주입 공정 또는 고상 확산 공정을 사용하여, 저농도 엔형 에피탁시얼 실리콘막(15)에 인(Phosphorous) 같은 엔형 불순물이 고농도로 도핑된 제2 고농도 엔형 실리콘 영역(19) 및 이른바 콜렉터 플러그 또는 콜렉터 싱커(sinker)로 알려진 제3 고농도 엔형 실리콘 영역(21)을 형성한다. 제2 고농도 엔형 실리콘 영역(19)은 베이스-에미터 영역(A)에 형성된다. 제3 고농도 엔형 실리콘 영역(21)은 콜렉터 콘택 영역(B)에 형성되어 콜렉터 콘택으로 작용한다. 제2 고농도 엔형 실리콘 영역(19)은 제1 및 제3 고농도 엔형 실리콘 영역들(13, 21)과 더불어 저저항 전류 경로(current path)를 형성한다. 소자분리막(17a ~ 17c)은 제2 및 제3 고농도 엔형 실리콘 영역(19,21)보다 먼저 또는 나중에 형성될 수 있다.
도 5를 참조하여, 베이스-에미터 영역(A)을 노출시키는 보호막(23)을 형성한다. 보호막(23)은 예컨대 화학적기상증착법(CVD)에 의한 실리콘 산화막으로 형성된다. 에피탁시 성장 기술 또는 화학적기상증착법을 사용하여 보호막(23)에 의해 노출된 저농도 엔형 에피탁시얼 실리콘막(15) 및 제2 고농도 엔형 실리콘 영역(19) 상에 붕소 같은 피형의 불순물로 도핑된 단결정의 에피탁시얼 실리콘-게르마늄막(25a)을 형성한다. 이때, 보호막(23) 표면에는 다결정의 실리콘-게르마늄막(25b)이 증착될 수 있다. 피형의 단결정 에피탁시얼 실리콘-게르마늄막(25a)은 베이스를 형성한다. 박막의 형성과 함께 피형의 불순물이 도핑되기 때문에, 피형의 불순물로 도핑된 얇은 두께의 베이스 형성이 가능해 진다. 따라서, 에피탁시 성장 기술 또는 화학적기상증착법을 적절히 조절하면 원하는 불순물 농도 및 원하는 두께를 가지는 이종접합 베이스를 형성할 수 있다.
도 6을 참조하여, 피형의 단결정 실리콘-게르마늄막(25a) 및 다결정 실리콘-에피탁시얼막(25b) 상에 절연막(31)을 형성한다. 절연막(31)은 바람직하게는 산화물(27) 및 질화물(29)이 순차적으로 적층되어 형성된다. 후술하는 설명으로 부터 명확해지겠지만, 질화물(29)은 평탄화 공정에서 더 이상의 평탄화 진행을 방지하는 평탄화 저지막으로서의 기능을 한다. 산화물(27)은 예컨대 화학적기상증착법에 의한 실리콘 산화막으로 형성된다. 질화물(29)은 예컨대 화학적기상증착법에 의한 실리콘 질화막으로 형성된다. 실리콘 질화막은 화학량론적으로 다양한 범위의 실리콘 및 질소 원자 함량을 가질 수 있다. 또한 실리콘 질화막은 산소 원자를 더 포함할 수 있다.
계속해서 도 6을 참조하여, 절연막(31)을 패터닝 하여 피형의 단결정 실리콘-게르마늄막(25a)을 노출시키는 에미터 단자를 위한 제1 접촉 창(33a) 및 베이스 단자를 위한 제2 접촉 창들(33b, 33b')을 형성한다. 에미터 단자를 위한 제1 접촉 창(33a)은 제2 고농도 엔형 실리콘 영역(19) 상부에 형성된다. 베이스 단자를 위한 제2 접촉 창들(33b, 33b')은 제1 접촉 창(33a) 양측에 형성된다.
접촉 창들 형성 공정에서 피형 단결정 실리콘-게르마늄막(25a)의 식각 손상을 최소화하기 위해서, 건식 식각 공정 및 습식 식각 공정을 순차적으로 진행하여 접촉 창들을 형성하는 것이 바람직하다. 즉 먼저 건식 식각 공정을 진행하여 대부분의 절연막(31)을 식각 한 후 잔존하는 얇은 절연막에 대한 습식 식각 공정을 진행한다.
도 7을 참조하여, 제1 접촉 창(33a)을 채우는 엔형의 폴리실리콘 패턴(35a) 및 제2 접촉 창들(33b, 33b')을 채우는 피형의 폴리실리콘 패턴들(35b, 35b')을 형성한다. 피형의 폴리실리콘 패턴들(35b, 35b')은 베이스 단자를 형성한다. 엔형의 폴리실리콘 패턴(35a)은 에미터 단자를 형성하며 그 하부의 피형의 단결정 실리콘-게르마늄막(25a)과 베이스-에미터 접합(36)을 형성한다.
구체적으로, 접촉 창들(33a, 33b, 33b')을 채우도록 절연막(33) 상에 폴리실리콘막을 형성한 후 평탄화 공정을 진행하여 접촉 창들(33a, 33b, 33b') 밖의 폴리실리콘을 제거하여 접촉 창들(33a, 33b, 33b') 내부에만 폴리실리콘을 남긴다. 여기서 폴리실리콘막에 대한 평탄화 공정은 절연막(31)의 상부를 구성하는 질화물(29)이 노출될 때까지 진행된다. 평탄화 공정은 예컨대, 슬러리를 사용하여 피연막 막질을 화학적, 기계적으로 연마하는 화학적기계적연막(CMP) 공정 또는 에치백 공정을 이용할 수 있다. 이어서 이온 주입 공정을 사용하여 제1 접촉 창(33a)을 채우는 폴리실리콘에 인(P)같은 엔형의 불순물 이온을 주입한다. 그 결과 제1 접촉 창(33a)을 채우는 엔형의 폴리실리콘 패턴(35a)이 형성되고 주입된 엔형의 불순물 이온에 의해 실리콘-게르마늄막(25a)에 에미터-베이스 접합(36)이 형성된다. 이때, 불순물 이온 주입 공정을 적절히 조절하여 에미터-베이스 접합(36)의 깊이를 적절히 조절할 수 있다.
마찬가지로 이온 주입 공정을 사용하여 제2 접촉 창들(33b, 33b')을 채우는 폴리실리콘에 붕소(B) 같은 피형의 불순물 이온을 주입하여 피형의 폴리실리콘 패턴들(35b, 35b')을 형성한다.
베이스 단자 및 에미터 단자를 위한 불순물 이온 주입 공정은 씨모스 소자의 소오스/드레인 형성을 위해서 사용될 수 있다.
본 제1 실시예에 따르면 에미터 단자인 엔형의 폴리실리콘 패턴(35a) 및 베이스 단자인 피형의 폴리실리콘 패턴들(35b, 35b')의 높이가 절연막(31)의 두께의 의존하며 따라서 그 두께를 적절히 조절할 수 있다. 또한 이들 베이스 및 에미터 단자들은 평탄화 공정을 통해서 형성되기 때문에 그들의 높이는 실질적으로 동일하다.
도 8을 참조하여, 베이스 단자와 콜렉터 단자 사이의 전기적인 격리를 위해서 포토리소그라피 공정을 진행하여 베이스-에미터 영역(A) 밖의 절연막 및 다결정 실리콘-게르마늄막(25b)을 제거한다. 계속해서 콜렉터 콘택 영역(B)의 보호막(23)의 일부분을 제거하여 콜렉터 단자로 작용하는 제3 고농도 엔형 실리콘 영역(21)을 노출시킨다. 씨모스 소자가 형성되는 영역의 특정 부분에 실리사이드막을 형성하기 위해서 실리사이드 보호막(미도시)이 형성될 수 있다. 이 경우, 실리사이드 보호막 및 보호막(23)을 패터닝 하여, 바이폴라 트랜지스터가 형성되는 영역에서는 에미터 단자인 엔형의 폴리실리콘 패턴(35a), 베이스 단자인 피형의 폴리실리콘 패턴들(35b, 35b'), 그리고 콜렉터 단자인 제3 고농도 엔형 실리콘 영역(21)을 노출시키고 도면에 나타나지 않은 씨모스 소자가 형성되는 영역에서는 실리사이드막을 형성하고자 하는 부분을 노출시킨다.
실리사이드 공정을 진행하여 에미터 단자인 엔형의 폴리실리콘 패턴(35a), 베이스 단자인 피형의 폴리실리콘 패턴들(35b, 35b'), 그리고 콜렉터 단자인 제3 고농도 엔형 실리콘 영역(21) 표면에 실리사이드막들(43a; 43b, 43b'; 43c)을 각각 형성한다. 실리사이드막들은 이 분야에서 잘 알려진 방법을 통해서 형성되며, 예컨대, 티타늄, 코발트, 니켈 등의 금속을 증착한 후 열처리 공정을 진행하는 것에 의해 형성될 수 있다. 또한 실리사이드막은 텅스텐 실리사이드막으로 형성될 수 있다.
계속해서 도 8을 참조하여, 층간절연막(39)을 형성한다. 층간절연막(39)은 화학기상증착법 같은 잘 알려진 박막 증착 기술에 의한 실리콘 산화막 등으로 형성될 수 있다.
층간절연막(39)을 패터닝 하여 실리사이드막들(35a, 35b, 35b', 35c)을 노출시키는 콘택홀들(41a, 41b, 41b', 41c)을 형성한 후 여기에 도전물질을 형성하고 이를 패터닝 하여 각각 에미터 단자(35a) 상의 실리사이드막(37a), 베이스 단자(35b, 35b') 상의 실리사이드막(37b, 37b'), 콜렉터 단자(21) 상의 실리사이드막(37c)에 전기적으로 접속 하는 금속 배선들(43a; 43b, 43b'; 43c)을 형성한다.
실리사이드막은 피형의 실리콘(35b, 35b')에는 균일하게 두껍게 형성되고 엔형의 실리콘(35a, 35c)에는 상대적으로 얇게 형성된다. 따라서 본 실시예에 따르면, 종래와 달리 에미터 단자인 엔형의 폴리실리콘 패턴(35a)의 높이가 낮아져서 베이스 콘택인 피형의 폴리실리콘 패턴들(35b, 35b')이 실질적으로 동일하기 때문에, 콘택홀들(41a, 41b, 41b', 41c) 형성을 위한 층간절연막(39) 식각 공정에서 엔형의 폴리실리콘 패턴(35a) 상의 실리사이드막(37a)이 과식각 되는 것이 방지된다.
상술한 본 발명의 제1 실시예에서, 한 번의 이온주입 공정을 통해서 엔형의 폴리실리콘 패턴(35a) 및 피형의 폴리실리콘 패턴(35b, 35b')을 형성할 수 있다. 즉, 접촉 창들(33a, 33b, 33b')을 채우도록 폴리실리콘을 증착할 때 동시에 인(P) 같은 엔형의 불순물 이온을 도핑시킨다. 다시 말하면, 접촉 창들(33a, 33b, 33b')을 채우도록 인-시츄(in-situ)로 엔형으로 도핑된 폴리실리콘을 증착한 후 평탄화 공정을 진행하여 제1 접촉 창(33a)을 채우는 엔형의 폴리실리콘 패턴(35a), 제2 접촉 창(33b, 33b')을 채우는 엔형의 폴리실리콘 패턴을 형성한다. 이어서, 붕소 같은 피형의 불순물 이온을 제2 접촉 창들(33b, 33b')을 채우는 엔형의 폴리실리콘 패턴들에 주입하여 이들이 도전형을 피형으로 전환하여 피형의 폴리실리콘 패턴들(35b, 35b')을 형성한다. 이와 반대로 인-시츄로 피형의 불순물로 도핑된 폴리실리콘을 형성한 후 평탄화 공정을 진행하여 제2 접촉 창들(33b, 33b')에 피형의 폴리실리콘 패턴(35b, 35b'), 제1 접촉 창(33a)을 채우는 피형의 폴리실리콘 패턴을 형성하고, 이어서 엔형의 불순물 이온을 제1 접촉 창(33a)을 채우는 피형의 폴리실리콘 패턴에 주입하여 그 도전형을 엔형으로 전환하여 엔형의 폴리실리콘 패턴(35a)을 형성할 수 있다.
또 상술한 제1 실시예에서 접촉 창들(33a, 33b, 33b')을 채우는 폴리실리콘에 대한 평탄화 공정을 진행한 후 추가적으로 폴리실리콘에 대한 에치백 공정을 진행할 수 있다. 이에 따라 엔형의 폴리실리콘 패턴(35a) 및 피형의 폴리실리콘 패턴들(35b, 35b')의 높이가 더 낮아질 것이다. 이로 인해 베이스 단자 및 에미터 단자들과 콜렉터 단자 사이의 단자가 상대적으로 감소할 것이다.
또 상술한 제1 실시예에서, 제1 접촉 창(33a) 및 제2 접촉 창들(33b, 33b') 을 형성할 때 또는 형성 한 후 제3 고농도 엔형 실리콘 영역(21)을 노출시키는 접촉 창을 형성할 수 있다. 이 경우, 제1 접촉 창(33a) 및 제2 접촉 창들(33b, 33b')을 채우는 폴리실리콘을 형성할 때, 제3 접촉 창도 폴리실리콘으로 동시에 채워진다. 그리고, 콜렉터 콘택 영역(B)의 다결정 실리콘-게르마늄에 대한 엔형 불순물 이온 주입 공정이 절연막(31)을 형성하기 전에 진행될 것이다. 따라서, 이 경우 에미터 콘택, 베이스 콘택 및 콜렉터 콘택을 실질적으로 동일한 높이를 가질 것이다.
(제2 실시예)
도 9 내지 도 11을 참조하여 제2 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성 방법에 대해서 설명을 하기로 한다. 본 제2 실시예는 상술한 제1 실시예에서 보호막(23)을 형성하지 않은 실시예에 해당한다.
먼저, 도 9를 참조하면, 도 3 및 도 4를 참조하여 설명한 공정들을 진행한 후 에피탁시 성장 기술 또는 화학적기상증착법을 사용하여 피형의 실리콘-게르마늄막을 형성한다. 이때, 피형의 단결정 에피탁시얼 실리콘-게르마늄막(25a)이 베이스-에미터 영역(A) 뿐만 아니라 콜렉터 콘택 영역(B)에도 형성된다. 한편, 소자분리막(17a, 17b, 17c) 상에는 다결정 실리콘-게르마늄막(25b)이 형성될 수 있다. 콜렉터 콘택 영역(B) 상의 피형 에피탁시얼 실리콘-게르마늄막(25a)의 도전형을 엔형으로 전환하기 위한 역도핑(counter doping) 공정을 진행한다. 즉, 엔형의 불순물 이온을 콜렉터 콘택 영역(B) 상의 피형 에피탁시얼 실리콘-게르마늄막(25a) 상에 주입하여 콜렉터 콘택 영역(B)에 엔형의 에피탁시얼 실리콘-게르마늄막(25a')을 형성한다.
도 10을 참조하여, 절연막(31)을 형성한 후 이를 패터닝 하여 베이스-에미터 영역(A)의 피형의 에피탁시얼 실리콘-게르마늄막(25a)을 노출시키는 에미터 단자를 위한 제1 접촉 창(33a)을, 베이스 단자를 위한 제2 접촉 창들(33b, 33b')을, 콜렉터 콘택 영역(B)의 피형 에피탁시얼 실리콘-게르마늄(25a')을 노출시키는 콜렉터 단자를 위한 제3 접촉 창(33c)을 형성한다. 에미터 단자를 위한 제1 접촉 창(33a)은 제2 고농도 엔형 실리콘 영역(19) 상부에 형성된다. 베이스 단자를 위한 제2 접촉 창들(33b, 33b')은 제1 접촉 창(33a) 양측에 형성된다. 콜렉터 단자를 위한 제3 접촉 창(33c)은 제3 고농도 엔형 실리콘 영역(21) 상부에 형성된다.
도 11을 참조하여, 에미터 단자를 위한 제1 접촉 창(33a)을 채우는 엔형의 폴리실리콘 패턴(35a), 콜렉터 단자를 위한 제3 접촉 창(33c)을 채우는 엔형의 폴리실리콘 패턴(35c) 및 베이스 단자를 위한 제2 접촉 창들(33b, 33b')을 채우는 피형의 폴리실리콘 패턴들(35b, 35b')을 형성한다.
구체적으로, 접촉 창들(33a; 33b, 33b'; 33c)을 채우도록 절연막(33) 상에 폴리실리콘막을 형성한 후 평탄화 공정을 진행하여 접촉 창들(33a; 33b, 33b'; 33c) 밖의 폴리실리콘을 제거하여 접촉 창들(33a; 33b, 33b'; 33c) 내부에만 폴리실리콘을 남긴다. 여기서 폴리실리콘막에 대한 평탄화 공정은 절연막(31)의 상부를 구성하는 질화물(29)이 노출될 때까지 진행된다. 평탄화 공정은 예컨대, 슬러리를 사용하여 피연막 막질을 화학적, 기계적으로 연마하는 화학적기계적연막(CMP) 공정 또는 에치백 공정을 이용할 수 있다. 이어서 이온주입 공정을 사용하여 제1 접촉 창(33a)을 채우는 폴리실리콘 및 제3 접촉 창(33c)을 채우는 폴리실리콘에 엔형의 불순물 이온을 주입한다. 그 결과 제1 접촉 창(33a)을 채우는 엔형의 폴리실리콘 패턴(35a)이 형성되고 주입된 엔형의 불순물 이온에 의해 실리콘-게르마늄막(25a)에 에미터-베이스 접합(36)이 형성되며 제3 접촉 창(33c)을 채우는 엔형의 폴리실리콘 패턴(35c)이 형성된다. 이때, 불순물 이온 주입 공정을 적절히 조절하여 에미터-베이스 접합(36)의 깊이를 적절히 조절할 수 있다.
마찬가지로 이온주입 공정을 사용하여 제2 접촉 창들(33b, 33b')을 채우는 폴리실리콘에 피형의 불순물 이온을 주입하여 피형의 폴리실리콘 패턴들(35b, 35b')을 형성한다.
계속해서 도 11을 참조하여, 포토리소그라피 공정을 진행하여 절연막(31) 및 다결정 실리콘-게르마늄막(27)의 소정 부분을 제거하여 베이스-에미터 영역(A) 및 콜렉터 콘택 영역(B)의 전기적인 격리를 이룬다. 구체적으로 먼저 소자분리막(17a, 17b, 17c) 상의 절연막(31)을 건식 식각을 사용하여 제거한 후, 노출된 다결정 실리콘-게르마늄막(27)을 소자분리막(17a, 17b, 17c)이 노출될 때까지 건식 또는 습식 식각으로 제거한다.
실리사이드 공정을 진행하여 에미터 단자(35a), 베이스 단자들(35b, 35b') 및 콜렉터 단자(35c) 상에 각각 실리사이드막(37a; 37b, 37b'; 37c)을 형성한다.
절연막(31) 및 다결정 실리콘-게르마늄막(27)에 대한 패터닝 공정은 실리사이드막 공정 이후에 진행할 수 도 있다.
후속 공정으로 층간절연막을 형성한 후 이들을 패터닝 하여 실리사이드막들(37a; 37b, 37b'; 37c)을 노출시키는 콘택홀들을 형성한 후 도전물질을 증착하고 이를 패터닝 하여 금속 배선들을 형성한다.
본 실시예에 따르면 에미터 단자인 엔형의 폴리실리콘 패턴(35a), 콜렉터 단자인 엔형의 폴리실리콘 패턴(33c) 및 베이스 단자인 피형의 폴리실리콘 패턴(35b, 35b')의 높이가 절연막(31)의 두께의 의존하며 또한 평탄화 공정을 통해서 형성되기 때문에 그들의 높이는 실질적으로 동일하다.
본 제2 실시예에서 접촉 창들(33a, 33b, 33b', 33c)을 채우는 폴리실리콘에 대한 평탄화 공정을 진행한 후 추가적으로 폴리실리콘에 대한 에치백 공정을 진행할 수 있다. 이에 따라 엔형의 폴리실리콘 패턴들(35a, 35c) 및 피형의 폴리실리콘 패턴들(35b, 35b')의 높이가 더 낮아져 그 저항이 감소할 수 있다.
또한 상술한 제2 실시예에서 한 번의 이온 주입 공정으로 베이스 단자(피형 폴리실리콘 패턴)(35b, 35b'), 에미터 단자(엔형 폴리실리콘 패턴)(35a) 및 콜렉터 단자(엔형 폴리실리콘 패턴)(33c)을 형성할 수 있다. 즉, 접촉 창들(33a, 33b, 33b', 33c)을 채우도록 폴리실리콘을 증착할 때 동시에 엔형의 불순물 이온을 도핑시킨다. 다시 말하면, 접촉 창들(33a, 33b, 33b', 33c)을 채우도록 인-시츄(in-situ)로 엔형으로 도핑된 폴리실리콘을 증착한 후 평탄화 공정을 진행하여 제1 접촉 창(33a)을 채우는 엔형의 폴리실리콘 패턴(35a) 및 제3 접촉 창(33c)을 채우는 엔형 폴리실리콘 패턴(35c)을 형성한다. 이어서, 피형의 불순물 이온을 제2 접촉 창들(33b, 33b')을 채우는 엔형의 폴리실리콘 패턴들에 주입하여 이들이 도전형을 피형으로 전환하여 피형의 폴리실리콘 패턴들을 형성한다. 이와 반대로 인-시츄로 피형의 불순물로 도핑된 폴리실리콘을 형성한 후 평탄화 공정을 진행하여 제2 접촉 창들(33b, 33b')에 피형의 폴리실리콘 패턴을 형성하고 이어서 엔형의 불순물 이온을 제1 접촉 창(33a)을 채우는 피형의 폴리실리콘 패턴 및 제3 접촉 창(33c)을 채우는 피형의 폴리실리콘 패턴에 주입하여 그 도전형을 엔형으로 전환하여 엔형의 폴리실리콘 패턴(35a) 및 엔형의 폴리실리콘 패턴(35c)을 형성할 수 있다.
(제3 실시예)
도 12 내지 도 15를 참조하여 본 발명의 제3 실시예에 따른 엔피엔 바이폴라 트랜지스터 형성 방법을 설명을 하기로 한다. 먼저 도 3 및 도 4를 참조하여 설명한 공정들을 진행 한 후 에미터-베이스 영역(A)을 노출시키는 보호막(23)을 형성한 후 에피탁시 성장 기술 또는 화학적기상증착법을 사용하여 피형의 에피탁시얼 실리콘-게르마늄막을 형성한다. 이때, 에미터-베이스 영역(A)의 저농도 에피탁시얼 실리콘막(15) 및 제2 고농도의 엔형 실리콘 영역(19)에는 단결정의 실리콘-게르마늄막(25a)이 형성되고 보호막(23) 상에는 다결정 실리콘-게르마늄막(25b)이 형성된다. 여기서 다결정 실리콘-게르마늄막(25b)의 두께는 단결정 실리콘-게르마늄막(25a)보다 상대적으로 더 두껍게 형성될 수 있다. 따라서 보호막(23) 및 실리콘-게르마늄의 두께 차이에 의해서 다결정 실리콘-게르마늄막(25b)의 상부면 및 단결정 실리콘-게르마늄막(25a)의 상부면 사이에 단차가 발생한다. 이 단차에 의해 함몰 영역(28)이 정의되고 또한 단결정 실리콘-게르마늄막(25a)의 측벽(25s)이 정의된다. 뒤에 나타날 설명으로부터 명확해 지겠지만, 단결정 실리콘-게르마늄막(25a)은 베이스를 형성하고 그 외측의 다결정 실리콘-게르마늄막(25b)은 베이스 단자를 형성한다.
또 다결정 실리콘-게르마늄막(25b)의 상부면 및 단결정 실리콘-게르마늄막(25a)의 상부면 사이의 단차는 보호막(23)의 두께를 두껍게 할 수록 증가할 것이다.
계속 해서 도 12를 참조하여, 절연물질을 증착하고 에치백 공정을 진행하여 단결정 실리콘-게르마늄막(25a)의 측벽(25s)에 절연성 스페이서(26)를 형성한다. 상기 절연성 스페이서(26)는 베이스 단자인 다결정 실리콘-게르마늄막(25b)과 후속 공정에서 형성될 에미터 단자를 전기적으로 격리시키는 기능을 한다. 예컨대, 상기 절연성 스페이서는 실리콘 질화막으로 형성될 수 있다.
도 13을 참조하여, 함몰 영역(28)을 채우도록 폴리실리콘막을 형성한 후 절연성 스페이서(26)가 노출될 때까지 평탄화 공정을 진행하여 폴리실리콘막을 함몰 영역(28) 내에 한정시킨다. 평탄화 공정은 예컨대, 화학적기계적연마 공정 또는 에치백 공정을 사용하는 것에 의해 이루어질 수 있다. 따라서 함몰 영역(28)밖의 다결정 실리콘-게르마늄막(25b)과 함몰 영역 내에 한정된 에미터 단자를 위한 폴리실리콘막의 높이는 실질적으로 동일하다. 다결정 실리콘-게르마늄막(25b)과 폴리실리콘의 확실한 전기적인 분리를 위해서 평탄화 공정에서 과식각을 진행하는 것이 바람직하다. 즉, 다결정 실리콘-게르마늄막(25b) 및 폴리실리콘의 높이를 절연성 스페이서(26)보다 더 낮아지도록 평탄화 공정을 진행한다.
또한 평탄화 공정을 진행한 후, 적절한 습식 식각 용액을 사용하여 폴리실리콘을 더 식각할 수 있다. 이어서 함몰 영역(28)에 엔형 불순물 이온을 주입하여 함몰 영역(28) 내에 한정된 엔형의 폴리실리콘 패턴(35a)을 형성한다. 함몰 영역(28) 내에 한정된 엔형 폴리실리콘 패턴(35a)은 에미터 단자로 작용을 한다.
도 14를 참조하여, 포토리소그라피 공정을 진행하여 다결정 실리콘-게르마늄막 및 그 하부의 절연막을 패터닝 하여, 즉 콜렉터 콘택 영역(B)의 다결정 실리콘-게르마늄막 및 절연막을 제거하여 베이스 단자를 형성하는 다결정 실리콘-게르마늄 패턴(35b)을 형성하고, 콜렉터 단자로 작용하는 제3 고농도 엔형 실리콘 영역(21)을 노출시킨다.
실리사이드 공정을 진행하여 에미터 단자인 엔형 폴리실리콘 패턴(35a), 베이스 단자인 피형 다결정 실리콘-게르마늄 패턴(35b, 35b'), 그리고 콜렉터 단자인 제3 고농도 엔형 실리콘 영역(21) 상에 실리사이드막들(37a; 37b, 37b'; 37c)을 형성한다.
도 15를 참조하여, 제1 실시예에서 설명한 공정들을 진행하여 금속 배선(43a, 43b, 43c)을 형성한다. 즉, 층간절연막(39)을 형성한 후 이를 패터닝 하여 실리사이드막들(37a; 37b, 37b'; 37c)을 노출시키는 콘택홀들을 형성하고, 도전물질을 증착한 후 이를 패터닝 한다.
본 실시예에 따르면 에미터 단자(35a)의 높이가 베이스 단자(35b, 35b')의 높이와 실실적으로 동일하거나 또는 그 보다 더 낮게 형성될 수 있다.
(제4 실시예)
이상에서 설명한 제3 실시예에서 보호막(23)이 콜렉터 콘택 영역(B)을 노출시킬 수 도 있다. 이에 대해서는 도 16 내지 도 18을 참조하여 설명을 하기로 한다.
먼저, 도 16을 참조하여, 도 3 및 도 4를 참조하여 설명을 한 공정들을 진행한 후 보호막(23)을 형성한다. 보호막(23)은 베이스-에미터 영역(A) 및 콜렉터 콘택 영역(B)을 노출시킨다. 에피탁시 성장 기술 또는 화학적기상증착법을 사용하여 베이스-에미터 영역(A) 상에는 피형의 단결정 에피탁시얼 실리콘-게르마늄막(25a)을, 콜렉터 콘택 영역(B) 상에는 피형의 단결정 에피탁시얼 실리콘-게르마늄막(25a)을 형성하고, 보호막(23) 상에는 다결정 실리콘-게르마늄막(25b)을 형성한다. 보호막(23) 상에 형성되는 실리콘-게르마늄막은 베이스-에미터 영역(A) 및 콜렉터 콘택 영역(B)에 형성되는 실리콘-게르마늄막보도 더 두껍게 형성될 수 있다. 실리콘-게르마늄막의 두께 차이 및 보호막(23)에 의해 함몰 영역들(28a, 28b)이 베이스-에미터 영역(A) 및 콜렉터 콘택 영역(B)에 정의된다. 콜렉터 콘택 영역(B) 상의 피형의 단결정 에피탁시얼 실리콘-게르마늄막(25a)의 도전형의 엔형을 전환하기 위해서 엔형의 불순물 이온을 주입한다.
도 17을 참조하여, 절연물질을 증착한 후 에치백 공정을 진행하여 베이스-에미터 영역(A)의 함몰 영역(28a)의 측벽에 절연성 스페이서(26a)를, 콜렉터 콘택 영역(B)의 함몰 영역(28b)의 측벽에 절연성 스페이서(26b)를 형성한다.
함몰 영역(28a, 28b)을 채우도록 폴리실리콘막을 형성한 후 평탄화 공정을 진행하여 폴리실리콘막을 함몰 영역(28a, 28b) 내에 한정시킨다. 평탄화 공정은 예컨대, 화학적기계적연마 공정 또는 에치백 공정을 사용하는 것에 의해 이루어질 수 있다. 따라서 함몰 영역(28a, 28b)밖의 다결정 실리콘-게르마늄막(25b)과 함몰 영역(28a, 28b)내에 한정된 에미터 단자를 위한 폴리실리콘막 및 콜렉터 단자를 위한 폴리실리콘의 높이는 실질적으로 동일하다. 평탄화 공정을 진행한 후 폴리실리콘막의 높이를 낮추기 위한 식각을 더 진행하는 것이 바람직하다. 이어서 함몰 영역(28a, 28b)에 엔형 불순물 이온을 주입하여 함몰 영역(28a) 내에 한정된 에미터 단자를 위한 엔형의 폴리실리콘 패턴(35a) 및 함몰 영역(28b) 내에 한정된 콜렉터 단자를 위한 엔형의 폴리실리콘 패턴(35c)을 형성한다.
도 18을 참조하여, 포토리소그라피 공정을 진행하여 다결정 실리콘-게르마늄막 및 그 하부의 절연막을 패터닝 하여, 베이스 단자를 형성하는 다결정 실리콘-게르마늄 패턴(35b)을 형성한다.
실리사이드 공정을 진행하여 에미터 콘택인 엔형 폴리실리콘 패턴(35a), 베이스 콘택인 피형 다결정 실리콘-게르마늄 패턴(35b, 35b'), 그리고 콜렉터 콘택인 엔형 폴리실리콘 패턴(35c) 상에 실리사이드막들(37a; 37b, 37b'; 37c)을 형성한다.
후속 공정으로 제1 실시예에서 설명한 공정들을 진행하여 금속 배선을 형성한다. 즉, 층간절연막을 형성한 후 이를 패터닝 하여 실리사이드막들(37a; 37b, 37b'; 37c)을 노출시키는 콘택홀들을 형성하고, 도전물질을 증착한 후 이를 패터닝 한다.
(제5 실시예)
도 19 내지 도 22를 참조하여 제5 실시예에 따른 바이폴라 트랜지스터 형성 방법을 제공한다. 본 실시예에 따르면 에미터 단자가 평탄화 공정을 통해서 형성되어 에미터 콘택 특성이 양호해진다.
먼저 도 19를 참조하여, 도 3 내지 도 5를 참조하여 설명을 한 공정들을 진행하여, 보호막(23), 베이스를 형성하는 실리콘-게르마늄막(25a; 25b)을 형성한다. 에미터-베이스 영역(A)의 실리콘-게르마늄막(23a)은 단결정이고 에미터-베이스 영역 밖의 실리콘-게르마늄막(23b)은 다결정이다. 실리콘-게르마늄막상에 절연막(31)을 형성한다. 절연막(31)은 산화막 및 질화막을 순차적으로 적층하여 형성한다.
도 20을 참조하여, 포토리소그라피 공정을 진행하여 절연막(31)을 패터닝하여 에미터 콘택을 한정하는 접촉 창(33a)을 형성한다. 접촉 창(33a)은 제2 고농도 엔형 실리콘 영역(19) 상에 형성된다.
도 21을 참조하여, 엔형으로 도핑된 폴리실리콘을 증착한 후 평탄화 공정을 진행하여 접촉 창(33a)에 한정된 에미터 단자(35a)를 형성한다.
도 22를 참조하여, 절연막(31) 및 실리콘-게르마늄막을 패터닝하여 베이스 단자가 형성될 다결정 실리콘-게르마늄(35b)을 노출시킨다. 층간절연막(39)을 증착하고 콘택홀 공정 및 배선 공정을 진행하여 금속 배선들(43a, 43b, 43c)을 형성한다.
이제까지 본 발명에 대하여 그 바람직한 실시 예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명의 여러 실시예들에 따르면, 적어도 베이스 콘택 및 에미터 콘택이 평탄화 공정을 통해서 그 높이가 실질적으로 동일하게 형성된다. 따라서 저저항의 에미터 콘택 및 베이스 콘택을 형성할 수 있고 금속 배선과의 사이에 안정적인 실리사이드막을 형성할 수 있어 고속동작 바이폴라 트랜지스터를 형성할 수 있다.

Claims (33)

  1. 제1 도전형의 반도체막;
    상기 제1 도전형의 반도체막 일부 상에 형성된 제2 도전형의 반도체 영역;
    상기 제2 도전형의 반도체 영역 상에 서로 이격되어 형성되고 동일한 높이를 갖는 제1 도전형의 반도체 패턴 및 제2 도전형의 반도체 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 도전형의 반도체막은 엔형의 불순물이 도핑된 단결정 실리콘막으로서 바이폴라 트랜지스터의 콜렉터를 형성하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 도전형의 반도체 영역은 베이스를 형성하며 피형의 불순물이 도핑된 단결정 실리콘-게르마늄막이고,
    상기 제1 반도체 패턴은 상기 제2 도전형의 반도체 영역에 접하며 바이폴라 트랜지스터의 에미터 단자를 형성하고,
    상기 제2 반도체 패턴은 상기 제2 도전형의 반도체 영역에 접하며 베이스 단자를 형성하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 반도체 패턴은 엔형의 불순물이 이온 주입된 폴리실리콘이고 상기 제2 반도체 패턴은 피형의 불순물이 이온 주입된 폴리실리콘인 것을 특징으로 하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제1 도전형의 제1 반도체 패턴의 표면, 상기 제2 도전형의 제2 반도체 패턴의 표면, 그리고 상기 제2 도전형의 반도체 영역외측의 제1 도전형의 반도체막 표면에 각각 형성된 실리사이드막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제2 도전형의 반도체 영역에 의해 덮이지 않는 제1 도전형의 반도체막 상에 형성되고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴과 동일한 높이를 갖는 제1 도전형의 제3 반도체 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 반도체 패턴 및 상기 제3 반도체 패턴은 엔형의 불순물이 이온 주입된 폴리실리콘이고 상기 제2 반도체 패턴은 피형의 불순물이 이온 주입된 폴리실리콘인 것을 특징으로 하는 반도체 소자.
  8. 콜렉터를 형성하는 제1 도전형의 반도체막;
    상기 제1 도전형의 반도체막 일부 상에 형성된 베이스를 형성하는 제2 도전형의 반도체 영역;
    상기 제2 도전형의 반도체 영역 상에 형성되고 상기 제2 도전형의 반도체 영역을 노출시키는 제1 접촉 창 및 제2 접촉 창을 가지는 절연막;
    상기 제1 접촉 창을 채우며 에미터 단자를 형성하는 제1 반도체 패턴;
    상기 제2 접촉 창을 채우며 베이스 단자를 형성하는 제2 도전형의 반도체 패턴을 포함하는 바이폴라 트랜지스터.
  9. 제 8 항에 있어서,
    상기 제1 도전형의 반도체막은 엔형의 에피탁시얼 실리콘이고, 상기 제2 도전형의 반도체 영역은 피형의 에피탁시얼 실리콘-게르마늄인 것을 특징으로 하는 바이폴라 트랜지스터.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제1 도전형의 제1 반도체 패턴은 엔형의 폴리실리콘이고,
    상기 제2 도전형의 제2 반도체 패턴은 피형의 폴리실리콘인 것을 특징으로 하는 바이폴라 트랜지스터.
  11. 제 8 항에 있어서,
    상기 절연막은 상기 제1 도전형의 반도체막 상에도 형성되고 평탄한 상부면을 가지며,
    상기 절연막을 관통하여 상기 제1 도전형의 반도체막을 노출시키는 제3 접촉 창;
    상기 제3 접촉 창을 채우며 콜텍터 단자를 형성하는 제1 도전형의 제3 반도체 패턴을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  12. 제 11 항에 있어서,
    상기 제1 도전형의 제1 반도체 패턴, 상기 제2 도전형의 제2 반도체 패턴 그리고 상기 제1 도전형의 제3 반도체 패턴 상에 각각 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  13. 제 8 항에 있어서,
    상기 제1 도전형의 제1 반도체 패턴의 표면, 상기 제2 도전형의 제2 반도체 패턴의 표면, 그리고 상기 제2 도전형의 반도체 영역에 의해 덮이지 않은 제1 도전형의 반도체막 표면 상에 각각 형성된 실리사이드막을 더 포함하는 바이폴라 트랜지스터.
  14. 제 8 항에 있어서,
    상기 절연막은 차례로 적층된 산화막 및 질화막을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  15. 제 8 항에 있어서,
    상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 그 높이가 서로 동일한 것을 특징으로 하는 바이폴라 트랜지스터.
  16. 피형의 실리콘 기판;
    상기 피형의 실리콘 기판에 형성된 고농도 엔형의 서브-콜렉터 영역;
    상기 서브-콜렉터 상에 형성된 저농도 엔형 단결정 실리콘막;
    상기 저농도 엔형 단결정 실리콘막에 형성되어 베이스-에미터 영역 및 콜렉터 콘택 영역을 규정하는 소자분리막;
    상기 베이스-에미터 영역 및 상기 콜렉터 콘택 영역의 저농도 엔형 실리콘막내에 엔형의 불순물 이온이 주입되어 각각 형성되어 상기 서브-콜렉터 영역에 연결된 제1 저저항 콜렉터 영역 및 제2 저저항 콜렉터 영역;
    상기 베이스-에미터 영역에 형성되어 베이스를 형성하는 피형의 실리콘-게르마늄막;
    상기 피형의 실리콘-게르마늄막 상에 형성되고 상기 제1 저저항 콜렉터 영역 상부에 위치하는 제1 접촉 창과 상기 제1 접촉 창과 이격된 제2 접촉 창을 구비하는 절연막과;
    상기 제1 접촉 창을 채우며 에미터 단자를 형성하는 엔형의 제1 폴리실리콘 패턴 및 상기 제2 접촉 창을 채우며 베이스 단자를 형성하는 피형의 제2 폴리실리콘 패턴을 포함하는 바이폴라 트랜지스터.
  17. 제 16 항에 있어서,
    상기 제2 저저항 콜렉터 영역, 상기 제1 폴리실리콘 패턴, 그리고 상기 제2 폴리실리콘 패턴 상에 각각 형성된 실리사이드막을 더 포함하는 바이폴라 트랜지스터.
  18. 제 16 항에 있어서,
    상기 보호막은 실리콘 산화막이고, 상기 절연막은 산화막 및 질화막이 차례로 적층된 다층막인 것을 특징으로 하는 바이폴라 트랜지스터.
  19. 제 16 항에 있어서,
    상기 베이스-에미터 영역 및 상기 제2 저저항 콜렉터 영역을 노출시키도록 상기 소자분리막 및 저농도 엔형의 실리콘막 상에 형성된 보호막을 더 포함하는 바이폴라 트랜지스터.
  20. 제 16 항에 있어서,
    상기 콜렉터 콘택 영역의 저농도 엔형 실리콘막 상에 형성된 엔형의 실리콘- 게르마늄막을 더 포함하며,
    상기 절연막은 상기 엔형의 실리콘-게르마늄막 상에도 형성되고 평탄한 높이를 가지며,
    상기 엔형의 실리콘-게르마늄막상의 절연막은 제3 접촉 창과, 상기 제3 접촉 창을 채우는 엔형의 제3 폴리실리콘 패턴을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  21. 제 20 항에 있어서,
    상기 제1 내지 제3 폴리실리콘 패턴 상에 각각 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  22. 콜렉터로 사용될 제1 도전형의 반도체막을 형성하고;
    상기 제1 도전형의 반도체막의 일부분 상에 베이스로 사용될 제2 도전형의 반도체 영역을 형성하고;
    상기 제1 도전형의 반도체막 및 상기 제2 도전형의 반도체 영역 상에 상기 제2 도전형의 반도체 영역을 노출시키는 제1 접촉 창 및 제2 접촉 창을 가지는 절연막을 형성하고;
    상기 제1 접촉 창을 채우며 에미터 단자를 형성하는 제1 도전형의 제1 폴리실리콘 패턴 및 상기 제2 접촉 창을 채우며 베이스 단자를 형성하는 제2 도전형의 제2 폴리실리콘 패턴을 형성하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  23. 제 22 항에 있어서,
    상기 제1 접촉 창을 채우며 에미터를 형성하는 제1 도전형의 제1 폴리실리콘 패턴 및 상기 제2 접촉 창을 채우는 제2 도전형의 제2 폴리실리콘 패턴을 형성하는 것은:
    상기 제1 접촉 창 및 제2 접촉 창을 채우도록 상기 절연막 상에 폴리실리콘막을 형성하고;
    상기 절연막의 상부면이 노출될 때까지 평탄화 공정을 진행하여 상기 제1 접촉 창을 채우는 제1 폴리실리콘 패턴을, 상기 제2 접촉 창을 채우는 제2 폴리실리콘 패턴을 형성하고;
    상기 제1 폴리실리콘 패턴에 제1 도전형의 불순물 이온을 주입하여 상기 제1 도전형의 제1 폴리실리콘 패턴을 형성하고;
    상기 제2 폴리실리콘 패턴에 제2 도전형의 불순물 이온을 주입하여 상기 제2 도전형의 제2 폴리실리콘 패턴을 형성하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  24. 제 22 항에 있어서,
    상기 제1 접촉 창을 채우며 에미터를 형성하는 제1 도전형의 제1 폴리실리콘 패턴 및 상기 제2 접촉 창을 채우는 제2 도전형의 제2 폴리실리콘 패턴을 형성하는 것은:
    상기 제1 접촉 창 및 제2 접촉 창을 채우도록 상기 절연막 상에 제1 도전형의 불순물로 도핑된 폴리실리콘막을 형성하고;
    상기 절연막의 상부면이 노출될 때까지 평탄화 공정을 진행하여 상기 제1 접촉 창을 채우는 제1 도전형의 제1 폴리실리콘 패턴을, 상기 제2 접촉 창을 채우는 제1 도전형의 제2 폴리실리콘 패턴을 형성하고;
    상기 제1 도전형의 제2 폴리실리콘 패턴에 제2 도전형의 불순물 이온을 주입하여 상기 제2 도전형의 제2 폴리실리콘 패턴을 형성하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 제1 접촉 창 및 제2 접촉 창을 갖는 절연막을 형성하는 것은:
    산화막 및 질화막을 차례로 형성하고;
    상기 질화막 및 산화막을 패터닝 하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  26. 제 23 항 또는 제 24 항에 있어서,
    상기 절연막은 상기 제1 도전형의 반도체막을 노출시키는 제3 접촉 창을 더 구비하며,
    상기 제1 도전형의 제1 폴리실리콘 패턴을 형성할 때, 상기 제3 접촉 창을 채우며 콜렉터 단자를 형성하는 제1 도전형의 제3 폴리실리콘 패턴을 동시에 형성 하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  27. 소자분리막과 콜렉터를 위한 제1 도전형의 반도체막을 갖는 기판을 제공하고;
    베이스를 위한 제2 도전형의 반도체 영역을 형성하고;
    상기 제2 도전형의 반도체 영역을 노출시키는 제1 접촉 창 및 제2 접촉 창을 갖는 절연막을 형성하고;
    상기 제1 및 제2 접촉 창들을 채우도록 상기 절연막 상에 폴리실리콘막을 형성하고;
    상기 절연막이 노출될 때까지 상기 절연막에 대한 평탄화 공정을 진행하여 상기 제1 접촉 창을 채우는 제1 폴리실리콘 패턴 및 상기 제2 접촉 창을 채우는 제2 폴리실리콘 패턴을 형성하고;
    상기 제1 폴리실리콘 패턴에 제1 도전형의 불순물 이온을 주입하여 에미터-베이스 접합을 형성하면서 에미터 단자를 위한 제1 도전형의 제1 폴리실리콘 패턴을 형성하고;
    상기 제2 폴리실리콘 패턴에 제2 도전형의 불순물 이온을 주입하여 베이스 단자를 위한 제2 도전형의 제2 폴리실리콘 패턴을 형성하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  28. 제 27 항에 있어서,
    상기 제2 도전형의 반도체 영역을 노출시키는 제1 접촉 창 및 제2 접촉 창을 갖는 절연막을 형성하는 것은 상기 제1 도전형의 반도체막을 노출시키는 제3 접촉 창을 형성하는 것을 포함하고,
    상기 절연막이 노출될 때까지 상기 절연막에 대한 평탄화 공정을 진행하여 상기 제1 접촉 창을 채우는 제1 폴리실리콘 패턴 및 상기 제2 접촉 창을 채우는 제2 폴리실리콘 패턴을 형성할 때, 상기 제3 접촉 창을 채우는 제3 폴리실리콘 패턴을 형성하며,
    상기 제1 폴리실리콘 패턴에 제1 도전형의 불순물 이온을 주입할 때, 상기 제3 폴리실리콘 패턴에도 상기 제1 도전형의 불순물 이온을 주입하여 콜렉터 단자를 위한 제1 도전형의 제3 폴리실리콘 패턴을 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  29. 제 27 항에 있어서,
    소자분리막과 콜렉터를 위한 제1 도전형의 반도체막을 갖는 기판을 제공하는 것은:
    제2 도전형의 반도체 기판을 준비하고;
    상기 제2 도전형의 반도체 기판에 제1 도전형의 불순물 이온을 주입하여 제1 고농도의 제1 도전형의 콜렉터 영역을 형성하고;
    상기 제1 고농도의 제1 도전형의 콜렉터 영역 상에 제1 도전형의 에피탁시얼 실리콘막을 형성하고;
    상기 소자분리막을 형성하고;
    제1 도전형의 불순물 이온을 주입하여 상기 제1 도전형의 제1 폴리실리콘 패턴 아래의 상기 제1 도전형의 에피탁시얼 실리콘막에 상기 제1 고농도의 제1 도전형의 콜렉터 영역과 접하는 제2 고농도의 제1 도전형의 콜렉터 영역을 형성하고,
    제1 도전형의 불순물 이온을 주입하여 상기 제2 고농도의 제1 도전형의 콜렉터 영역과 떨어져서 상기 제1 고농도의 제1 도전형의 콜렉터 영역에 접하는 콜렉터 단자를 위한 제3 고농도의 제1 도전형의 콜렉터 영역을 형성하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  30. 제 29 항에 있어서,
    상기 베이스를 위한 제2 도전형의 반도체 영역을 형성하는 것은:
    상기 제2 도전형의 반도체 영역이 형성될 영역을 덮는 산화막을 상기 제1 도전형의 에피탁시얼 실리콘막 및 상기 소자분리막 상에 형성하고;
    에피탁시얼 성장법 또는 화학적기상증착법을 진행하여 상기 산화막에 의해 노출된 제1 도전형의 에피탁시얼 실리콘막 상에 제1 도전형의 불순물이 도핑된 단결정의 에피탁시얼 실리콘-게르마늄막을 형성하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  31. 제 29 항에 있어서,
    상기 베이스를 위한 제2 도전형의 반도체 영역을 형성하는 것은:
    에피탁시얼 성장법을 진행하여 상기 제1 도전형의 에피탁시얼 실리콘막 상에 제1 도전형의 불순물이 도핑된 단결정의 에피탁시얼 실리콘-게르마늄막을 형성하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
  32. 제 30 항에 있어서,
    상기 에피탁시얼 성장법 또는 화학적기상증착법을 진행하는 것에 의해서 상기 산화막 상에는 다결정의 실리콘-게르마늄막이 증착되는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  33. 콜렉터로 사용될 제1 도전형의 반도체막을 형성하고;
    에미터-베이스 영역을 한정하는 보호막을 형성하고;
    베이스로 사용될 제2 도전형의 반도체 영역을 형성하고;
    상기 상기 에미터-베이스 영역을 노출시키는 접촉 창을 가지는 절연막을 형성하고;
    상기 접촉 창을 채우며 에미터 단자를 형성하는 제1 도전형의 폴리실리콘 패턴을 형성하고;
    상기 절연막 및 제2 도전형의 반도체 영역을 패터닝하여 베이스 단자를 한정하는 것을 포함하는 바이폴라 트랜지스터 형성 방법.
KR1020050006370A 2005-01-24 2005-01-24 바이폴라 트랜지스터 및 그 형성 방법 KR101118649B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050006370A KR101118649B1 (ko) 2005-01-24 2005-01-24 바이폴라 트랜지스터 및 그 형성 방법
TW095101559A TWI273704B (en) 2005-01-24 2006-01-16 Bipolar transistor and related method of fabrication
DE102006003102A DE102006003102B4 (de) 2005-01-24 2006-01-18 Bipolartransistor und Herstellungsverfahren
JP2006010305A JP2006210914A (ja) 2005-01-24 2006-01-18 バイポーラトランジスタ及びその形成方法
US11/337,505 US7554174B2 (en) 2005-01-24 2006-01-24 Bipolar transistor having semiconductor patterns filling contact windows of an insulating layer
CNA2006100060718A CN1828929A (zh) 2005-01-24 2006-01-24 双极性晶体管及相关的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050006370A KR101118649B1 (ko) 2005-01-24 2005-01-24 바이폴라 트랜지스터 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20060085480A true KR20060085480A (ko) 2006-07-27
KR101118649B1 KR101118649B1 (ko) 2012-03-06

Family

ID=36695904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050006370A KR101118649B1 (ko) 2005-01-24 2005-01-24 바이폴라 트랜지스터 및 그 형성 방법

Country Status (6)

Country Link
US (1) US7554174B2 (ko)
JP (1) JP2006210914A (ko)
KR (1) KR101118649B1 (ko)
CN (1) CN1828929A (ko)
DE (1) DE102006003102B4 (ko)
TW (1) TWI273704B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2458623B1 (en) 2010-11-26 2014-06-25 Nxp B.V. Method of Manufacturing a Bipolar Transistor and Bipolar Transistor
US8258545B1 (en) * 2011-03-14 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including a bipolar transistor and methods of making the same
US9123558B2 (en) * 2011-06-20 2015-09-01 Mediatek Inc. Bipolar junction transistor
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US10847553B2 (en) * 2017-01-13 2020-11-24 Massachusetts Institute Of Technology Method of forming a multilayer structure for a pixelated display and a multilayer structure for a pixelated display

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0354783B1 (en) * 1988-08-11 1995-03-01 Victor Company Of Japan, Limited Magnetic recording/reproducing apparatus for selective use with tape cassettes of two different sizes
US5024971A (en) * 1990-08-20 1991-06-18 Motorola, Inc. Method for patterning submicron openings using an image reversal layer of material
JPH11330088A (ja) * 1998-05-15 1999-11-30 Nec Corp 半導体装置とその製造方法
KR100286349B1 (ko) * 1999-04-19 2001-03-15 김영환 반도체 소자의 제조방법
US6521974B1 (en) * 1999-10-14 2003-02-18 Hitachi, Ltd. Bipolar transistor and manufacturing method thereof
US6251738B1 (en) * 2000-01-10 2001-06-26 International Business Machines Corporation Process for forming a silicon-germanium base of heterojunction bipolar transistor
JP2002270816A (ja) * 2001-03-07 2002-09-20 Nec Corp バイポーラトランジスタ
FR2822292B1 (fr) * 2001-03-14 2003-07-18 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire de type double polysilicium a base a heterojonction et transistor correspondant
KR100388489B1 (ko) 2001-09-28 2003-06-25 한국전자통신연구원 이종접합 쌍극자 트랜지스터 및 그의 제조방법
KR20030045941A (ko) * 2001-12-03 2003-06-12 삼성전자주식회사 바이폴라 소자 및 그 제조방법
JP3778122B2 (ja) 2002-04-10 2006-05-24 松下電器産業株式会社 半導体装置の製造方法
KR100546332B1 (ko) * 2003-06-13 2006-01-26 삼성전자주식회사 바이폴라 접합 트랜지스터 및 그 제조 방법
JP4886964B2 (ja) * 2003-07-03 2012-02-29 株式会社日立製作所 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR101118649B1 (ko) 2012-03-06
TWI273704B (en) 2007-02-11
CN1828929A (zh) 2006-09-06
JP2006210914A (ja) 2006-08-10
DE102006003102A1 (de) 2006-08-17
TW200627640A (en) 2006-08-01
US7554174B2 (en) 2009-06-30
DE102006003102B4 (de) 2011-05-26
US20060163697A1 (en) 2006-07-27

Similar Documents

Publication Publication Date Title
CN101257039B (zh) 半导体结构及其制造方法
US8067290B2 (en) Bipolar transistor with base-collector-isolation without dielectric
KR100630110B1 (ko) 반도체 장치 및 그 제조방법
KR100486304B1 (ko) 자기정렬을 이용한 바이씨모스 제조방법
US5428243A (en) Bipolar transistor with a self-aligned heavily doped collector region and base link regions.
US7297991B2 (en) Bipolar junction transistor and fabricating method
KR20020019560A (ko) 바이폴라 트랜지스터 및 그 제조방법
US7091099B2 (en) Bipolar transistor and method for fabricating the same
EP0450500B1 (en) Method of fabricating a bipolar transistor
KR100554465B1 (ko) ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법
KR101118649B1 (ko) 바이폴라 트랜지스터 및 그 형성 방법
JP3890202B2 (ja) 半導体装置の製造方法
US6670255B2 (en) Method of fabricating lateral diodes and bipolar transistors
US7968416B2 (en) Integrated circuit arrangement with NPN and PNP bipolar transistors and corresponding production method
KR100498503B1 (ko) 바이폴라 접합 트랜지스터 및 그 제조 방법
US7368361B2 (en) Bipolar junction transistors and method of manufacturing the same
US5242854A (en) High performance semiconductor devices and their manufacture
US20040251515A1 (en) Bipolar junction transistors and methods of manufacturing the same
US11640975B2 (en) Silicided collector structure
KR100395159B1 (ko) 규소게르마늄을 이용한 바이씨모스 소자 제조 방법
JP3247106B2 (ja) 集積回路の製法と集積回路構造
KR20060062487A (ko) 바이폴라 트랜지스터 및 그 제조방법
US7268376B2 (en) Bipolar transistor for increasing signal transfer efficiency and method of manufacturing the same
EP1489662A2 (en) Bipolar junction transistor and method of manufacturing the same
KR19990038887A (ko) 실리콘게르마늄 쌍극자 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee