KR100388489B1 - 이종접합 쌍극자 트랜지스터 및 그의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 22
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 150000001875 compounds Chemical class 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 19
- 150000002500 ions Chemical class 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 description 7
- 238000004891 communication Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- -1 H + Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
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- Manufacturing & Machinery (AREA)
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Abstract
에미터, 베이스 및 컬렉터영역을 평탄화시킴으로써 소자의 집적도를 향상시킬 수 있는 이종접합 쌍극자 트랜지스터의 제조방법이 개시되어 있는 바, 본 발명의 이종접합 쌍극자 트랜지스터의 제조방법은 반절연성 화합물 반도체기판상에 소자분리영역을 정의하는 단계; 상기 화합물 반도체 기판상에 부컬렉터층과 컬렉터층을 연속적으로 성장시키는 단계; 상기 컬렉터층을 식각하여 진성베이스영역을 정의하는 단계; 상기 컬렉터층의 일측면 및 상부에 제1유전체막을 형성하는 단계; 상기 진성베이스영역을 포함한 컬렉터층상에 베이스층을 형성하는 단계; 상기 진성 베이스영역이 노출되도록 상기 베이스층상에 제2유전체막을 형성하는 단계; 상기 노출된 베이스영역상에 에미터층 및 에미터캡층을 형성하는 단계; 상기 제1유전체막 및 컬렉터층을 식각하여 컬렉터전극용 오픈영역을 형성하는 단계; 상기 컬렉터전극용 오픈영역에 1차 컬렉터전극을 형성하는 단계; 상기 베이스영역중 외부베이스영역이 노출되도록 상기 제2유전체막을 식각하여 베이스전극용 오픈영역을 형성하는 단계; 상기 에미터캡층, 상기 베이스전극용 오픈영역 및 1차 컬렉터 전극상에 에미터전극, 베이스전극 및 2차 컬렉터전극을 동시에 형성하는 단계를 포함한다.
Description
본 발명은 화합물 반도체로 이루어지는 이종접합 쌍극자 트랜지스터(HBT)에 관한 것으로서, 보다 구체적으로는 에미터영역, 베이스영역 및 콜렉터영역을 평탄화시켜 소자의 집적도를 향상시킬 수 있는 이종접합 쌍극자 트랜지스터 및 그의 제조방법에 관한 것이다.
갈륨 비소나 인듐인 등의 화합물 반도체를 이용한 이종접합 쌍극자반도체소자는 초고속과 초고주파 특성 때문에 대전류 구동능력, 높은 파괴전압, 신호의 선형성, 균일한 동작전압 등의 장점을 가지고 있기 때문에 다양한 기능을 갖는 통신용 핵심소자로서 활발하게 응용되고 있다.
고성능의 이종접합 쌍극자 트랜지스터(HBT)를 이용한 통신용 디지탈 및 아날로그 응용회로는 휴대 단말기를 비롯한 개인이동통신 분야 뿐만 아니라 초고속 광대역 광통신시스템, LMDS(Local Multipoint Distribution Service)와 같은 위성통신 시스템등 다양한 정보통신분야에 응용되고 있다.
이종접합 쌍극자 트랜지스터는 기본적으로 에미터, 베이스, 컬렉터 오믹접촉에서 저항특성과 이종접합사이의 접합용량 및 기타 기생효과에 그의 성능이 좌우된다.
이러한 고부가가치를 지닌 HBT 소자 및 회로의 제작시 주된 관심은 그 성능을 극대화하면서도 가능한 안정되고 재현성있게 제작하는 것이라 할 수 있다. 특히, 통신부품으로서 소자의 고속 및 고주파특성을 신뢰성있게 구현하는 것이 매우 중요하다.
도 2는 종래의 이종접합 쌍극자 트랜지스터(HBT)의 단면구조를 도시한 것이다.
도 2를 참조하면, 화합물 반도체 기판(21)상에 완충층(22), 부컬렉터층(23), 컬렉터층(24), 베이스층(25), 에미터층(26) 및 에미터캡층(27)을 순차적으로 에피택셜성장시키고, 상기 에미터캡층(27)상에 에미터 전극(28)을 형성한다.
다음, 상기 에미터 캡층(27)과 에미터층(26)을 메사식각하고 상기 베이스층(25)상에 베이스 오믹전극(29)을 형성한다. 이어서, 상기 베이스층(25)과 컬렉터층(24)을 메사식각하고 상기 부컬렉터층(23)상에 상기 에미터전극(28) 및 베이스전극(29)과 상이한 재질로서 컬렉터 오믹전극(30)을 형성한다. 마지막으로, 소자분리영역(31)을 정의하여 종래의 이종접합 쌍극자 바이폴라 트랜지스터를 제작한다.
그러나, 상기한 바와같은 종래의 이종접합 쌍극자 바이폴라 트랜지스터는 통상적인 메사식각법을 사용하여 에미터캡층(27) 및 에미터층(26)과 상기 베이스층(25) 및 컬렉터층(24)을 식각한 다음 베이스 오믹전극(29)과 컬렉터 오믹전극(30)을 형성하기 때문에, 에미터캡층(27), 베이스층(25) 및 부컬렉터층(23)간의 단차가 발생하였다.
따라서, 이러한 단차가 증가함에 따라 소자의 평탄도에 의존하는 소자의 집적도 및 공정수율이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 선택적 이온주입하여 소자분리영역을 정의하고, 유전체층을 마스크로 사용하여 베이스층 및 에미터층을 성장하며, 에미터전극, 베이스 오믹전극 및 컬렉터 오믹전극을 동시에 형성하여 줌으로써 평탄도를 개선하여 소자의 집적도 및 수율을 향상시킬 수 있는 이종접합 쌍극자 트랜지스터 및 그의 제조방법을 제공하는 데 목적이 있다.
도 1a 내지 도 1m은 본 발명의 실시예에 따른 이종접합 쌍극자 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 2는 종래의 이종접합 쌍극자 트랜지스터의 단면구조도,
*도면의 주요부분에 대한 부호의 설명*
101 : 반절연성 화합물 반도체 기판 102 : 마스크
103 : 소자분리영역 104 : 부컬렉터층
105 : 컬렉터층 106 : 진성베이스영역
107, 109 : 유전체막 108 : 베이스층
110 : 에미터층 111 : 에미터캡층
112 : 컬렉터전극용 오픈영역 113 : 1차 컬렉터전극
114 : 베이스전극용 오픈영역 115 : 에미터전극
116 : 베이스전극 117 : 2차 컬렉터전극
이와 같은 목적을 달성하기 위한 본 발명은 반절연성 화합물 반도체기판상에 소자분리영역을 정의하는 단계; 상기 화합물 반도체 기판상에 부컬렉터층과 컬렉터층을 연속적으로 성장시키는 단계; 상기 컬렉터층을 식각하여 진성베이스영역을 정의하는 단계; 상기 컬렉터층의 일측면 및 상부에 제1유전체막을 형성하는 단계; 상기 진성베이스영역을 포함한 컬렉터층상에 베이스층을 형성하는 단계; 상기 진성 베이스영역이 노출되도록 상기 베이스층상에 제2유전체막을 형성하는 단계; 상기 노출된 베이스영역상에 에미터층 및 에미터캡층을 형성하는 단계; 상기 제1유전체막 및 컬렉터층을 식각하여 컬렉터전극용 오픈영역을 형성하는 단계; 상기 컬렉터전극용 오픈영역에 1차 컬렉터전극을 형성하는 단계; 상기 베이스영역중 외부베이스영역이 노출되도록 상기 제2유전체막을 식각하여 베이스전극용 오픈영역을 형성하는 단계; 상기 에미터캡층, 상기 베이스전극용 오픈영역 및 1차 컬렉터 전극상에에미터전극, 베이스전극 및 2차 컬렉터전극을 동시에 형성하는 단계를 포함하는 이종접합 쌍극자 트랜지스터 제조방법을 제공하는 것을 특징으로 한다.
상기 소자분리영역을 정의하는 방법은 화합물 반도체 기판상에 상기 소자분리영역이 노출되도록 마스크를 형성하고, 상기 마스크를 이용하여 기판으로 이온을 주입하여 결정성을 파괴함으로써 절연성의 소자분리영역을 정의하는 것을 특징으로 한다.
상기 진성베이스영역은 상기 컬렉터층을 일정두께만큼 습식 또는 건식식각하여 형성하는 것을 특징으로 한다. 상기 제1 및 제2유전체막은 패시베이션막으로서의 역할을 하는 것을 특징으로 한다. 상기 에미터전극, 베이스 전극 및 컬렉터전극은 내열성 금속막으로 이루어지는 것을 특징으로 한다.
또한, 본 발명은 반절연성 화합물 반도체기판상에 형성된 소자분리영역과; 소자분리영역을 제외한 상기 화합물 반도체 기판상에 형성된 부컬렉터층과; 상기 부컬렉터층상에 형성되고 그의 표면에 단차진 진성베이스영역 및 상기 부컬렉터층의 일부를 노출시키는 컬렉터전극용 오픈영역을 구비한 컬렉터층과; 상기 컬렉터전극용 오픈영역이 노출되도록 상기 컬렉터층의 일측면 및 상부에 형성된 제1유전체막과; 상기 진성베이스영역 및 나머지 컬렉터층상에 형성된 베이스층과; 상기 진성베이스영역이 노출되도록 상기 베이스층상에 형성되고, 외부베이스영역을 노출시키는 베이스전극용 오픈영역을 구비한 제2유전체막과; 상기 노출된 진성 베이스영역상에 형성된 에미터층 및 에미터캡층과; 상기 컬렉터전극용 오픈영역상에 형성된 1차 컬렉터전극과; 상기 에미터캡층, 상기 베이스전극용 오프영역 및 1차 컬렉터전극상에 형성된 에미터전극, 베이스전극 및 2차 컬렉터전극을 포함하는 이종접합 쌍극자 트랜지스터를 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 내지 도 1m은 본 발명의 실시예에 따른 갈륨비소 또는 인듐인과 같은 화합물 반도체 소자, 보다 구체적으로는 이종접합 쌍극자 트랜지스터의 제조방법을 설명하기 위한 단면구조를 도시한 것이다.
도 1a는 전기적으로 반절연성(semi-insulating) 화합물 반도체 기판(101)을 도시한 것이다. 도 1b를 참조하면, 상기 반절연성 화합물 반도체 기판(101)상에 소자분리영역이 될 부분이 노출되도록 감광막 등으로된 마스크(102)를 형성한다. 상기 마스크(102)를 이용하여 상기 화합물 반도체기판(101)으로 소정의 이온, 예를 들면 H+, He+, B+등을 가속화시켜 이온주입한다. 상기 이온주입공정은 가속화된 이온에 의해 채널을 파괴시킴으로써 절연성의 소자분리영역(103)을 도 1c와 같이 정의한다.
도 1d를 참조하면, MBE(Molecular Beam Epitaxy) 내지 MOCVD(Metal organic Chemical Vapor Deposition) 등과 같은 에피성장기술을 이용하여 상기 화합물 반도체기판(101)상에 부컬렉터층(104) 및 컬렉터층(105)을 성장시킨다. 이때, 상기 결정성이 파괴된 소자분리영역(103)이 정의된 화합물 반도체기판(101)상에 부컬렉터층(104), 컬렉터층(105)과 같은 화합물 반도체층을 형성하는 경우, 이온주입공정에의해 결정성의 변형이 있는 소자분리영역(3)에는 에피층이 성장되지 않는다. 하지만, 소자분리영역을 제외한 부분에서는 결정성이 파괴되지 않았기 때문에 도 1d와 같이 에피층이 성장되고 소자분리영역에는 소자분리층(103)이 형성된다.
본 발명의 실시예에서는 상기한 바와같이 이온주입공정에 의해 소자분리영역의 결정성을 파괴한 다음 부컬렉터층(104)과 컬렉터층(105)의 에피층을 성장시키므로써, 능동소자영역과 소자분리영역이 동일 높이로 형성되어 평탄화가 가능해진다. 또한, 종래에는 화합물 반도체 기판(101)의 깊은 영역까지 소자분리영역을 형성하기 위하여 고에너지의 이온주입이 필요하였으나, 본 발명에서는 용이하게 소자분리영역을 정의할 수 있다.
도 1e와 같이, 상기 컬렉터층(105)을 일정두께만큼 습식식각 또는 건식식각하여 진성베이스영역(106)을 정의한다. 도 1f와 같이 정의된 진성 베이스영역(106)의 일측면 및 상기 컬렉터층(105)과 소자분리층(103)의 일측상에 제1유전체막(107)을 형성하고, 도 1g와 같이 상기 나머지 진성 베이스영역(106)과 컬렉터층(105)의 타측상에 상기와 같은 에피성장기술에 의해 베이스층(108)을 재성장시킨다.
이때, 상기 베이스층(108)중 컬렉터층(105)상에 형성된 부분은 후속공정에서 베이스 전극을 형성하기 위하여 오픈되는 영역이 된다.
종래에는 베이스층상에 이미 형성되어 있는 에미터 캡층과 에미터층을 메사식각하여 노출된 베이스층상에 베이스전극을 형성하였으나, 이러한 방법은 베이스층까지의 정확한 식각종점을 찾기가 어려우므로 공정의 재현성이 쉽지 않았다.
그러나, 본 발명에서는 제성장한 베이스층(108)의 외부베이스영역상에 후속공정에서 베이스전극을 형성하므로써 재성장한 베이스층의 두께가 유지되어 목적하는 면저항 및 접촉저항값을 갖는 베이스전극 형성공정이 재현성있게 확보되어진다.
도 1h를 참조하면, 상기 베이스층(108)중 진성베이스영역에만 에미터층이 형성될 수 있도록 상기 진성베이스영역이 노출되도록 상기 베이스층(108) 및 소자분리층(103)상에 제2유전체막(109)을 도포한다.
도 1i를 참조하면, 상기 베이스층(108)중 노출된 진성베이스영역에만 상기 에피재성장에 의해 에미터층(110) 및 에미터캡층(111)을 형성한다. 종래에는 에미터캡층상에 에미터전극을 형성한 다음 에미터캡층과 에미터층을 메사식각하였는데, 메사식각시 사용되는 감광막 또는 에미터전극밑으로의 언더컷 발생에 의한 측면식각에 의해 정확한 메사의 크기를 제어하는 것이 용이하지 않았으며, 경사측면형상을 나타내는 문제점이 있었다.
그러나, 본 발명에서는 베이스층(108)중 진성베이스영역을 제외한 베이스층상에 제2유전체막(109)을 형성하여 진성베이스영역이 노출되도록 정의하여 줌으로써 정확한형상 및 크기를 갖는 에미터 메사를 형성하는 것이 가능하다.
한편, 에미터 메사의 측면 및 외부 베이스영역에서의 표면재결합(surface combination) 등에 의한 기생전류의 발생으로 소자의 이득이 감소하게 되는데, 이를 줄이기 위한 패시베이션이 이미 형성된 제1 및 제2유전체막(107), (109)에 의해 부수적으로 달성된다.
도 1j는 전극을 형성하기 위한 단계로서, 부컬렉터층(104)상에 1차 컬렉터전극을 형성하기 위하여 상기 소자분리막(103), 제1유전체막(107)과 상기컬렉터층(105)을 식각하여 그하부의 부컬렉터층(104)이 노출되도록 오픈영역(112)을 형성한다.
이어서, 도 1k와 같이 부컬렉터층(104)을 노출시키는 오픈영역(112)에 1차 컬렉터전극(113)을 형성하고, 도 1l과 같이 상기 베이스층(108)중 외부베이스영역을 노출되도록 상기 제2유전체막을 식각하여 베이스전극을 형성하기 위한 오픈영역(114)을 형성한다.
도 1m과 같이 내열성 금속막을 증착하여 에미터전극(115), 베이스전극(116) 및 컬렉터전극(117)을 동시에 형성할 수 있다. 즉, 상기 1차컬렉터전극(113)상에는 2차컬렉터전극(117)을 형성하여 부컬렉터증(104)상에 컬렉터전극을 형성하고, 에미터캡층(111)상에 에미터전극(115)을 형성하며, 상기 외부베이스영역을 노출시키는 베이스층(108)의 오픈영역(114)에 베이스전극(116)을 형성한다.
종래에는 에미터 전극을 형성한 후 에미터영역을 제외한 영역을 메사식각한 후 베이스전극을 형성하고, 이에 에미터영역 및 베이스영역을 제외한 영역을 메사식각하여 컬렉터전극을 형성하였으나, 본 발명에서는 에미터전극(115), 베이스전극(116) 및 컬렉터전극(117)을 동시에 형성할 수 있으므로 공정을 단순화할 수 있다. 또한, 에미터전극(115), 베이스 영역(116) 및 컬렉터전극(117)간의 높이차가 거의 발생되지 않으므로 종래의 방법으로 제작된 HBT 소자에 비하여 평탄도를 향상시키고, 이에 따라 집적도 및 공정수율을 향상시킨다.
상기한 바와같은 본 발명의 이종접합 쌍극자 트랜지스터 및 그의 제조방법에 따르면, 이온주입에 따른 결정성파괴에 의해 소자분리영역을 정의하고, 소자분리영역과 단차없이 능동소자영역을 위한 에피층을 성장시키므로 평탄도를 향상시킨다. 또한, 종래의 메사식각방법 대신에 동시에 에미터전극, 베이스 전극 및 컬렉터전극을 동시에 형성하여 줌으로써 전극간의 단차가 거의 발생되지 않을 뿐만 아니라 공정을 단순화할 수 있다.
게다가, 종래의 메사식각방법에 비하여 평탄도를 향상시킬 수 있으므로 소자의 집적도 및 수율향상을 도모할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (6)
- 반절연성 화합물 반도체기판상에 소자분리영역을 정의하는 단계;상기 화합물 반도체 기판상에 부컬렉터층과 컬렉터층을 연속적으로 성장시키는 단계;상기 컬렉터층을 식각하여 진성베이스영역을 정의하는 단계;상기 컬렉터층의 일측면 및 상부에 제1유전체막을 형성하는 단계;상기 진성베이스영역을 포함한 컬렉터층상에 베이스층을 형성하는 단계;상기 진성 베이스영역이 노출되도록 상기 베이스층상에 제2유전체막을 형성하는 단계;상기 노출된 베이스영역상에 에미터층 및 에미터캡층을 형성하는 단계;상기 제1유전체막 및 컬렉터층을 식각하여 컬렉터전극용 오픈영역을 형성하는 단계;상기 컬렉터전극용 오픈영역에 1차 컬렉터전극을 형성하는 단계;상기 베이스영역중 외부베이스영역이 노출되도록 상기 제2유전체막을 식각하여 베이스전극용 오픈영역을 형성하는 단계; 및상기 에미터캡층, 상기 베이스전극용 오픈영역 및 1차 컬렉터 전극상에 에미터전극, 베이스전극 및 2차 컬렉터전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 소자분리영역을 정의하는 방법은 화합물 반도체 기판상에 상기 소자분리영역이 노출되도록 마스크를 형성하고, 상기 마스크를 이용하여 기판으로 이온을 주입하여 결정성을 파괴함으로써 절연성의 소자분리영역을 정의하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 진성베이스영역은 상기 컬렉터층을 일정두께만큼 습식 또는 건식식각하여 형성하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2유전체막은 패시베이션막으로서의 역할을 하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 에미터전극, 베이스 전극 및 컬렉터전극은 내열성 금속막으로 이루어지는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법.
- 반절연성 화합물 반도체기판상에 형성된 소자분리영역;소자분리영역을 제외한 상기 화합물 반도체 기판상에 형성된 부컬렉터층;상기 부컬렉터층상에 형성되고 그의 표면에 단차진 진성베이스영역 및 상기 부컬렉터층의 일부를 노출시키는 컬렉터전극용 오픈영역을 구비한 컬렉터층;상기 컬렉터전극용 오픈영역이 노출되도록 상기 컬렉터층의 일측면 및 상부에 형성된 제1유전체막;상기 진성베이스영역 및 나머지 컬렉터층상에 형성된 베이스층;상기 진성베이스영역이 노출되도록 상기 베이스층상에 형성되고, 외부베이스영역을 노출시키는 베이스전극용 오픈영역을 구비한 제2유전체막;상기 노출된 진성 베이스영역상에 형성된 에미터층 및 에미터캡층;상기 컬렉터전극용 오픈영역상에 형성된 1차 컬렉터전극; 및상기 에미터캡층, 상기 베이스전극용 오프영역 및 1차 컬렉터전극상에 형성된 에미터전극, 베이스전극 및 2차 컬렉터전극을 포함하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0060457A KR100388489B1 (ko) | 2001-09-28 | 2001-09-28 | 이종접합 쌍극자 트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0060457A KR100388489B1 (ko) | 2001-09-28 | 2001-09-28 | 이종접합 쌍극자 트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030027313A KR20030027313A (ko) | 2003-04-07 |
| KR100388489B1 true KR100388489B1 (ko) | 2003-06-25 |
Family
ID=29562795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0060457A KR100388489B1 (ko) | 2001-09-28 | 2001-09-28 | 이종접합 쌍극자 트랜지스터 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100388489B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101118649B1 (ko) | 2005-01-24 | 2012-03-06 | 삼성전자주식회사 | 바이폴라 트랜지스터 및 그 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896203A (en) * | 1986-09-25 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Heterojunction bipolar transistor |
| JPH02110939A (ja) * | 1988-10-19 | 1990-04-24 | Furukawa Electric Co Ltd:The | プレーナ型ヘテロ接合バイポーラトランジスタの製造方法 |
| US5436181A (en) * | 1994-04-18 | 1995-07-25 | Texas Instruments Incorporated | Method of self aligning an emitter contact in a heterojunction bipolar transistor |
| KR19990043765A (ko) * | 1997-11-29 | 1999-06-15 | 정선종 | 평탄화된 컬렉터 상층 구조 이종접합 쌍극자트랜지스터의제조 방법 |
-
2001
- 2001-09-28 KR KR10-2001-0060457A patent/KR100388489B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896203A (en) * | 1986-09-25 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Heterojunction bipolar transistor |
| JPH02110939A (ja) * | 1988-10-19 | 1990-04-24 | Furukawa Electric Co Ltd:The | プレーナ型ヘテロ接合バイポーラトランジスタの製造方法 |
| US5436181A (en) * | 1994-04-18 | 1995-07-25 | Texas Instruments Incorporated | Method of self aligning an emitter contact in a heterojunction bipolar transistor |
| KR19990043765A (ko) * | 1997-11-29 | 1999-06-15 | 정선종 | 평탄화된 컬렉터 상층 구조 이종접합 쌍극자트랜지스터의제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030027313A (ko) | 2003-04-07 |
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