KR100583395B1 - 실리콘 핀과 바디가 채널로 형성된 전계 효과트랜지스터의 제작 방법 및 그 구조 - Google Patents

실리콘 핀과 바디가 채널로 형성된 전계 효과트랜지스터의 제작 방법 및 그 구조 Download PDF

Info

Publication number
KR100583395B1
KR100583395B1 KR1020040075754A KR20040075754A KR100583395B1 KR 100583395 B1 KR100583395 B1 KR 100583395B1 KR 1020040075754 A KR1020040075754 A KR 1020040075754A KR 20040075754 A KR20040075754 A KR 20040075754A KR 100583395 B1 KR100583395 B1 KR 100583395B1
Authority
KR
South Korea
Prior art keywords
silicon
channel
fin
field effect
effect transistor
Prior art date
Application number
KR1020040075754A
Other languages
English (en)
Other versions
KR20060027427A (ko
Inventor
이현진
최양규
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020040075754A priority Critical patent/KR100583395B1/ko
Publication of KR20060027427A publication Critical patent/KR20060027427A/ko
Application granted granted Critical
Publication of KR100583395B1 publication Critical patent/KR100583395B1/ko

Links

Images

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의하여 제작된 전계 효과 트랜지스터에 관한 것이다.
본 발명에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하며, 채널이 형성될 실리콘 바디를 위하여 일정 두께의 실리콘을 이방 식각하는 단계; (c) 엑티브 마스크(Active mask)를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인 및 소자간에 격리시키는 단계; 및 (d) 상기 실리콘 채널 주위에 게이트 유전막을 성장시키고, 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
전계 효과 트랜지스터, 삼차원 구조(Three-Dimensional Structure), 초 박막 채널(Ultra Thin-Body Channel), 단채널 효과(Short-Channel Effects), 크리스탈 오리엔테아션(crystal orientation), 이중 게이트(Double-Gate), 다중 게이트(Multiple-Gate), FinFET

Description

실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제작 방법 및 그 구조{Combination of Fin Channel and Ultra Thin-Body Channel Field Effect Transistor Structures and Method for Manufacturing}
도 1은 종래 기술에 따른 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.
도 2는 종래 기술에 의한 벌크 기판을 이용한 핀 전계 효과 트랜지스터를 제작하는 방법을 도시한 공정 단면도이다.
도 3은 종래 기술에 의한 벌크 기판을 이용한 오메가 핀 전계 효과 트랜지스터를 제작하는 방법을 도시한 공정 단면도이다.
도 4a는 본 발명의 제1 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
도 4b는 도 4a에 도시된 제작 방법에 의해 제작된 소자의 a-a'에서의 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도 6는 본 발명의 제5 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도 7은 본 발명의 제6 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도 8은 본 발명의 일실시예에 따른 전계 효과 트랜지스터의 전류-전압 특성을 종래의 전계 효과 트랜지스터의 전류-전압 특성과 비교한 그래프이다.
도 9는 본 발명의 일실시예에 따른 전계 효과 트랜지스터의 채널 너비를 종래의 채널 너비와 비교하기 위한 단면도이다.
*****도면의 주요 부분에 대한 부호의 설명*****
101, 401, 501: 기판 102, 402, 502: 하부 절연막
103a, 403, 503: 실리콘 104a, 404: 하드 마스크
107, 407, 507: 게이트 108: 스패이서
109: 전극 201b: 하드마스크 캡 레이어
202a: 하드마스크 블러킹 레이어 203a, 203c: 벌크 웨이퍼
204: 데미지 레이어 205: 산화막
206: 실리콘 채널 207, 406, 506: 게이트 유전막
405, 505: 엑티브 마스크 408, 508: 게이트 마스크
504: 산화막
본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의하여 제작된 전계 효과 트랜지스터에 관한 것이다.
현재, 반도체 소자의 가격을 낮추고 성능을 높이기 위해 반도체 소자 크기는 무어의 법칙에 따라 지속적인 축소를 거듭하여 반도체 IC의 고집적을 가능하게 하였다.
그러나, 소자의 채널 길이가 100 nm 이하로 축소됨에 따라 종래의 전계 효과 트랜지스터는 채널의 전위가 게이트뿐만 아니라 드레인에 의해서도 제어되어 소자가 꺼진 상태에서도 소스와 드레인 사이로 누설전류가 크게 흐르는 현상이 나타나게 된다.
이러한 단채널 효과를 줄이기 위하여 SOI 웨이퍼의 얇은 실리콘 박막의 바디를 이용하는 UTB(Ultra-Thin body) 트랜지스터와 두개 이상의 게이트를 이용하는 트랜지스터 구조가 제안되었다. 얇은 박막 채널을 이용하는 경우 디플리션 차지(depletion charge)와 커패시턴스 영향이 줄어들게 되어, 추가적인 채널의 도핑 없이도 단채널 효과를 효과적으로 줄일 수 있기에 불순물 산란에 의한 이동도 감소 문제를 줄일 수 있다.
더블 게이트 구조는 게이트 전압의 채널 전위 제어력을 높여 누설전류를 줄이도록 기판에 수직으로 형성된 실리콘 채널 양쪽에 게이트를 위치시켜 채널을 형성하는, 종래의 SOI(silicon-on-insulator) CMOS(Complementary Metal Oxide Semiconductor) 공정방법을 이용하는 실리콘 박막 전계 효과 트랜지스터이다.
이후, 웨이퍼간 소자 특성 편차를 줄이며 소자간 절연이 효과적인 핀 전계 효과 트랜지스터 구조 및 형성 방법, 핀 전계 효과 트랜지스터의 열 전달 문제 해결을 위해 SOI 기판이 아닌 벌크 기판을 이용한 오메가 핀 전계 효과 트랜지스터(body-tied omega FinFET) 구조 및 형성 방법이 개발되어 왔다.
실리콘 채널의 전위를 채널 위에 있는 하나의 게이트 전극으로 제어하는 2차원 구조 대신 채널의 위/아래 또는 양면에 게이트를 위치시켜, 게이트 전압에 의한 채널의 전위 제어 능력을 극대화 시키며 얇은 실리콘 핀을 이용하는 3차원 구조의 이중 게이트 또는 다중 게이트 구조의 트랜지스터가 제안되어 왔다.
그러나, 이러한 3차원 구조의 핀 형태의 채널을 이용한 수직형 게이트의 경우 채널이 (100)의 크리스탈 오리엔테이션(crystal orientation)을 갖는 실리콘 바디에 형성되는 수평형 트랜지스터와 달리 (110)의 크리스탈 오리엔테이션을 갖는 측벽에 형성된다. 전자의 이동도는 (100)면에서 최대값을 보이며 (111), (110)면 순으로 그 값이 작아지며, 홀(hole)의 이동도는 (110)면에서 최대값을 보이며 (111), (100)면 순으로 그 값이 작아지게 된다.
그 결과 (110)면에 채널이 형성되는 N-타입의 핀 전계 효과 트랜지스터의 경우는, 채널이 (100)면에 형성되는 경우에 비하여 낮은 이동도, 전류값을 가지게 된다. 또한, 핀 전계 효과 트랜지스터는 소자의 레이아웃시 채널 너비 보정이 복잡하다는 문제가 있다.
이를 해결하기 위해 종래 SOI 트랜지스터 제작 공정과 아주 유사하면서 제작 공정이 간단한 실리콘 핀과 바디를 이용한 전계 효과 트랜지스터가 제안되었다.
이하, 종래의 기술에 따른 실리콘 박막 전계 효과 트랜지스터 형성 방법을 도면을 참조하여 개략적으로 설명하고 그 문제점을 설명한다.
도 1은 종래 기술에 따른 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.
도시된 바와 같이, 실리콘으로 구성된 SOI 기판(101), 하부 절연막(102), 하부 절연박 위의 실리콘(103a) 및 실리콘(103a)위에 하드 마스크(104a)를 형성한다(100A).
리소그라피를 이용하여 패터닝된 마스크(105)에 의하여 실리콘 채널 패턴을 형성한다(100B).
산화와 식각을 이용하여 패터닝된 실리콘(103b)과 패터닝된 하부 절연막(104b)의 핀 폭을 앞서 얻은 폭 이하로 줄인다(100C).
게이트(107) 유전막과 게이트(107) 물질을 성장시키거나 증착한 후 게이트(107) 영역을 마스크(106)를 이용하여 패터닝 하고 이온주입을 통하여 소스/드레인 연장영역을 형성한다(100D).
게이트(107) 측면에 스패이서(108)를 형성한 후 이온주입을 통하여 소스/드레인 영역을 형성한다(100E).
자기 정렬적 실리사이드(self-aligned silicide)에 의해 전극(109)을 형성하여 핀 전계 효과 트랜지스터를 제작한다(100F).
이러한 방법에 의한 소자는 전류값을 증가시키기 위해서는 소자의 채널 폭(width)을 증가시켜야 하므로 필요로 하는 면적이 넓으며, 소자의 채널 폭 레이아웃 보정이 복잡하다는 단점이 있다.
도 2는 종래 기술에 따른 벌크 기판을 이용하여 웨이퍼간 소자특성 편차를 줄이며 소자간 절연이 효과적인 핀 전계 효과 트랜지스터를 제작하는 방법을 도시한 공정 단면도이다.
벌크 웨이퍼(203a)에 하드마스크 블러킹 레이어(202a)와 하드마스크 캡 레이어(201a)를 증착한다(200A).
증착한 이후 광학 리소그라피를 이용하여 핀 패턴을 패터닝하여 하드마스크 블러킹 레이어(202b)와 하드마스크 캡 레이어(201b)를 핀 패턴으로 만든다(200B).
패터닝 된 하드마스크 캡 레이어(201b)와 핀 높이 컨트롤 레이어를 이용하여 실리콘 기판인 벌크 웨이퍼(203c)를 수직으로 원하는 깊이만큼 이방성 식각하여 핀의 높이를 조절한다(200C).
산화시 실리콘 채널과 핀 사이 기판의 성장속도를 조절하기 위하여 실리콘 채널은 하드마스크 블러킹 레이어로 보호하며 이온주입을 하여 핀들 사이에 데미지 레이어(204)를 만든다(200D).
산화를 통하여 다른 두께를 갖는 산화막(205)을 형성하고 식각을 통하여 실리콘 채널 측면에 자란 산화막을 제거함으로 실리콘 채널(206)을 형성한다(200E).
게이트 유전막(207)과 게이트 물질을 성장시키거나 증착함으로 벌크에서 핀 전계 효과 트랜지스터를 제작한다(200F).
본 구조는 핀의 높이 조절을 위해서는 무거운 이온의 주입에 따른 데미지를 이용하는 높이 컨트롤 레이어를 이용하기에, 종래의 SOI 기판을 이용하는 경우에 비하여 정확한 실리콘 채널 높이를 조절하기 힘들다는 단점이 있다. 또한 전류값을 증가시키기 위해서는 소자의 채널 폭을 증가시켜야 하므로 필요로 하는 면적이 넓으며, 소자의 채널 폭 레이아웃 보정이 복잡하다는 단점이 있다.
도 3는 종래 기술에 따른 핀 전계 효과 트랜지스터의 열 전달 문제 해결을 위해 벌크 기판을 이용한 오메가 핀 전계 효과 트랜지스터 제작 방법을 도시한 공정 단면도이다.
실리콘 기판을 이용하며 트렌치 공정을 이용하여 실리콘 채널을 형성한 후 산화와 식각을 이용하여 채널과 소스/드레인이 형성될 핀의 폭을 조절한다(300A).
산화막을 성장시키고 질화막을 증착한다(300B).
화학증착을 이용하여 산화막을 증착한다(300C).
질화막을 식각 정지층으로 하여 CMP(chemical-mechanical polishing)를 실시한다(300D).
질화막을 습식 식각한 후 이온 주입을 하여 임계전압을 조절 할 수 있도록 한다(300E).
게이트 유전막과 게이트 물질을 성장시키거나 증착함으로 벌크에서 오메가 핀 전계 효과 트랜지스터를 제작한다(300F).
이 구조는 핀의 높이 조절을 위해서 트렌치 공정을 이용하기에, 종래의 SOI 기판을 이용하는 경우에 비하여 정확한 실리콘 채널 높이를 조절하기 힘들다는 단점이 있다.
또한, 전류값을 증가시키기 위해서는 소자의 채널 너비를 증가시켜야 하므로 필요로 하는 면적이 넓으며, 소자의 채널 너비 레이아웃 보정이 복잡하다는 단점이 있다.
상기의 문제점을 해결하기 위한 본 발명의 목적은, 일정 두께의 실리콘 식각 또는 실리콘(silicon-epi)의 선택적인 성장을 통하여 형성된 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제조하는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기의 전계 효과 트랜지스터의 제조 방법을 이용하여 전류값을 증가시키고, 소자 채널 너비 레이아웃 보정을 간단하게 할 수 있는 전계 효과 트랜지스터를 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법은, (a) 실리콘을 포함하는 기판 위에 하드 마스크를 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하며, 채널이 형성을 위해 실리콘 핀 간을 연결하는 실리콘 바디를 형성하도록 소정의 두께의 실리콘을 이방 식각하는 단계; (c) 엑티브 마스크(Active mask)를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계; 및 (d) 상기 실리콘 채널 주위에 게이트 유전막을 성장시키고, 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명의 제2 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법은, (a) 실리콘을 포함하는 기판 위에 하드 마스크를 형성하는 단계; (b) 엑티브 마스크(Active mask)를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계; (c) 상기 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하며, 채널이 형성를 위해 실리콘 핀 간을 연결하는 실리콘 바디를 형성하도록 소정의 두께의 실리콘을 이방 식각하는 단계; 및 (d) 상기 실리콘 채널 주위에 게이트 유전막을 성장시키고, 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명의 제3 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법은, (a) 실리콘을 포함하는 기판을 형성하는 단계; (b) 상기 실리콘 위에 식각 선택도가 높은 물질로 막을 형성한 후, 마스크를 이용하여 실리콘 핀이 형성될 부분을 식각을 통하여 패터닝하는 단계; (c) 실리콘(silicon-epi)의 선택적인 성장기술을 이용하여 실리콘 핀을 형성하는 단계; (d) 엑티브 마스크를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계; 및 (e) 상기의 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명의 제4 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법은, (a) 실리콘을 포함하는 기판을 형성하는 단계; (b) 엑티브 마스크를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계; (c) 상기 실리콘 위에 식각 선택도가 높은 물질로 막을 형성한 후, 마스크를 이용하여 실리콘 핀이 형성될 부분을 식각을 통하여 패터닝하는 단계; (d) 실리콘(silicon-epi)의 선택적인 성장기술을 이용하여 실리콘 핀을 형성하는 단계; 및 (e) 상기의 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명의 제5 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법은, (a) 실리콘을 포함하는 기판을 형성하는 단계; (b) 하드 마스크 위에 실리콘 핀 형성을 위하여 폴리실리콘을 패터닝 한 후 식각 선택도가 높은 물질로 막을 증착하고 식각하여 사이드 월(sidewall)을 형성하는 단계; (c) 하드 마스크 및 폴리실리콘과 실리콘의 식각을 통하여 실리콘 핀 형성을 위한 마스크인 사이드 월과 소자 간의 격리(isolation)를 위해 하부 절연막을 노출시키는 단계; (d) 상기 사이드 월과 하부 마스크를 이용하여 실리콘을 이방 식각하여, 채널이 형성될 실리콘 핀을 형성함과 함께, 실리콘의 식각 두께를 조절하여 얇은 실리콘 바디를 실리콘 핀 사이에 잔여시키는 단계; 및 (e) 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명의 제6 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법은, (a) 실리콘을 포함하는 기판을 형성하는 단계; (b) 하드 마스크 위에 실리콘 핀 형성을 위하여 폴리실리콘을 패터닝 한 후 식각 선택도가 높은 물질로 막을 증착하고 식각하여 사이드 월(sidewall)을 형성하는 단계; (c) 하드 마스크 및 폴리실리콘과 실리콘의 식각을 통하여 실리콘 핀 형성을 위한 마스크인 사이드 월과 소자 간의 격리(isolation)를 위해 하부 절연막을 노출시키는 단계; (d) 상기 사이드 월과 하부 마스크를 이용하여 실리콘을 이방 식각하여, 채널이 형성될 실리콘 핀을 형성함과 함께, 실리콘의 식각 두께를 조절하여 얇은 실리콘 바디를 실리콘 핀 사이에 잔여시키고 실리콘 핀과 실리콘 바디가 분리되도록 조절하여 식각하는 단계; 및 (e) 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명에 따른 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터는, 제1 실시예 내지 제6 실시예에 의한 방법에 의하여 제작된다.
이하, 본 발명에 의한 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같으며, 본 실시예에서는 SOI(silicon-on-insulator) 기판을 중심으로 설명하지만, 실리콘을 포함하는 기판으로 실리콘 벌크 기판, 스트레인드 실리콘(strained silicon) 기판 또는 실리콘-게르마늄(SiGe) 기판 등을 이용하는 것도 가능하며, 공정은 동일하다.
[제1 실시예]
도 4a는 본 발명의 일실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
먼저, SOI 기판은 실리콘 기판(401), 하부절연막(402), 그리고 하부절연막(402) 위의 실리콘(403) 및 하드 마스크(404)를 형성하며 이러한 마스크는 향후 실리콘 이방 또는 등방 식각시 식각되지 않는 물질로 구성된다(400A).
여기서, 실리콘 기판(401), 하부절연막(402), 실리콘(403)의 SOI 기판이 아닌 실리콘 벌크 기판에 하드 마스크(404)를 형성할 수도 있다.
다음으로, 상기 마스크 패턴(404)를 마스크로 하여 실리콘(403)을 이방 식각하여 이후 채널이 형성될 실리콘 핀(403b)과 소스/드레인이 형성될 실리콘 영역의 패턴(403a)을 형성하며, 채널이 형성될 실리콘 바디를 위하여 일정 두께의 실리콘(403)을 이방 식각한다(400B). 즉, 식각되는 실리콘(403)의 두께를 조절하여 얇은 실리콘 바디(403c)가 핀 사이에 남아 있도록 조절한다.
여기서, 실리콘 바디를 형성하기 위하여 일정 두께의 실리콘(403)을 이방식각한 후, 식각된 실리콘 표면을 고르게 하거나, 코너 효과의 감소를 위하여 수소 어닐링(hydrogen annealing)을 수행하는 단계를 더 포함시킬 수 있다.
또한, 실리콘 핀 사이에 일정 두께의 실리콘 바디를 남겨놓아, 실리콘 핀과 실리콘 바디가 서로 다른 크리스탈 오리엔테이션을 갖도록 하여, 이러한 면을 채널로 이용하여 전류를 극대화시킬 수 있다.
또한, 실리콘 핀 사이에 일정 두께의 실리콘 바디를 남겨놓아 소자의 채널 너비 증가되고 또는 소자 채널 너비 레이아웃 보정의 용이성이 확보된다.
또한, 실리콘 핀 사이에 서로 연결되어 있지 않은 일정 두께의 실리콘 바디를 남겨놓아 소자의 채널 너비 증가, 실리콘 핀과 다른 오리엔테이션을 갖는 실리콘 바디를 이용한 채널을 통한 전류 증가 및 소자 채널 너비 레이아웃 보정의 용이성이 확보된다.
다음으로, 엑티브 마스크(Active mask: 405)를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시킨다(400C).
이때, 상기의 마스크 패턴을 제거하며, 하부절연막(402) 위의 얇은 실리콘(403)이 핀 사이에 잔여하게 된다.
상기 하부절연막(402) 위의 실리콘(403)의 부분 식각은 엑티브 마스크와 이방 또는 등방 식각을 이용하여 수행하도록 한다.
다음으로, 상기 실리콘(403) 채널 주위에 게이트 유전막(406)을 성장시키고, 게이트 물질(407)과 게이트 마스크(408)를 순차적으로 증착한 후, 게이트 영역을 형성한다(400D).
이때, 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트가 되도록 한다.
이와 같은 과정에 의해, 본 발명의 일실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 것이 가능하게 된다.
[제2 실시예]
본 발명의 제2 실시예는 제1 실시예에서의 엑티브 마스크(405)를 이용한 소스/드레인 및 소자간의 격리를 위한 실리콘 바디의 식각(400C)을 먼저 수행한 후, 하드 마스크(404)를 이용한 실리콘 핀을 형성(400B)시키는 단계로 이루어진다. 나머지 공정은 제1 실시예와 동일하므로, 도면의 도시는 생략한다.
도 4b는 도 4a에 도시된 제작 방법에 의해 제작된 소자의 a-a'에서의 단면도이다.
도 4b에 도시된 바와 같이, a-a'의 단면도는 실리콘 핀과 바디가 채널로 사용되고 있음을 보여주며, 실리콘 핀의 오리엔테이션은 (110), 실리콘 바디의 오리엔테이션은 (100)임을 보여준다.
본 발명의 일실시예에 따른 NMOS의 경우 오리엔테이션 (110)인 실리콘 핀에서의 전자의 이동도에 의한 전류 감소를 오리엔테이션 (100)인 실리콘 바디에서 소자의 채널 너비가 증가한 효과와 함께 오리엔테이션에 의한 이동도 증가를 통하여 전류를 보상해 준다.
또한, PMOS의 경우 오리엔테이션 (110)에서의 홀의 이동도가 실리콘 바디의 (100)에서의 값보다 크기에, 오리엔테이션에 의한 전류값 증가의 장점은 사라지나 소자의 채널 너비가 증가한 효과에 의해 전류를 보상하게 된다.
[제3 실시예]
도 5는 본 발명의 다른 실시 예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
먼저, SOI 기판은 실리콘 기판(501), 하부절연막(502), 그리고 하부절연막(502) 위의 실리콘(503)을 순차적으로 형성한다(500A).
여기서, 실리콘 기판(501), 하부절연막(502), 실리콘(503)의 SOI 기판이 아 닌 실리콘 벌크 기판으로 형성할 수도 있다.
다음으로, 상기 실리콘(503) 위에 산화막(504)를 형성한 후, 마스크를 이용하여 실리콘 핀이 형성될 부분을 식각을 통하여 패터닝한다(500B).
여기서, 실리콘 핀의 형성을 위하여 산화막 또는 질화막과 같은 식각 선택도가 높은 물질을 증착 또는 성장시킨 후 마스크를 이용하여 식각할 수 있다.
다음으로, 실리콘(silicon-epi)의 선택적인 성장을 이용하여 실리콘 핀(503a)을 형성한다(500C).
여기서, 실리콘 바디(503b) 상에 실리콘 핀(503a)을 형성시켜, 실리콘 핀(503a)과 실리콘 바디(503b)가 서로 다른 크리스탈 오리엔테이션을 갖도록 하여, 이러한 면을 채널로 이용하여 전류를 극대화시킬 수 있다.
또한, 실리콘 바디 상에 실리콘 핀을 형성시켜, 소자의 채널 너비 증가되고 또는 소자 채널 너비 레이아웃 보정의 용이성이 확보된다.
다음으로, 산화막(504)를 제거하고, 엑티브 마스크(505)를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인 및 소자간에 격리시킨다(500D).
여기서, 산화막(504)를 제거한 후, 드러난 실리콘 표면을 고르게 하거나, 코너 효과의 감소를 위하여 수소 어닐링을 수행하는 단계를 더 포함시킬 수 있다.
상기 하부절연막(502) 위의 실리콘(503)의 부분 식각은 엑티브 마스크와 이방 또는 등방 식각을 이용하여 수행하도록 한다.
다음으로, 실리콘 채널 주위에 게이트 유전막(506)을 성장 시키고 게이트 물 질(507)을 증착한 후 게이트 마스크(508)을 증착한 후, 게이트 영역을 형성한다(500E).
이때, 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트가 되도록 한다.
이와 같은 과정에 의해, 본 발명의 제3 다른 실시예에 따른 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터를 제작하는 것이 가능하게 된다.
[제4 실시예]
본 발명의 제4 실시예는 제3 실시예에서의 엑티브 마스크(505)를 이용한 소스/드레인 및 소자간의 격리를 위한 실리콘 바디의 식각(500D)을 먼저 수행한 후, 상기 실리콘(503) 위에 산화막(504)을 형성하고 마스크를 이용하여 실리콘 핀이 형성될 부분을 식각을 통하여 패터닝한 다음, 실리콘(silicon-epi)의 선택적인 성장을 이용하여 실리콘 핀을 형성(500C)하여 이루어진다. 나머지 공정은 제3 실시예와 동일하므로, 도면의 도시는 생략한다.
[제5 실시예]
도 6은 본 발명의 제5 실시예에 따른 스페이서(spacer)를 이용한 실리콘 핀 형성 방법을 이용한 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
SOI 기판은 실리콘 기판(601), 하부절연막(buried oxide, 602), 그리고 하부절연막(602) 위의 실리콘(603)으로 이루어진다. 이러한 기판 위에 하드 마스크 (hard mask, 604)를 형성한다(600A). 이후, 하드 마스크(604)는 실리콘 이방 식각시 식각되지 않는 물질로 구성되는 것이 바람직하다.
하드 마스크(604) 위에 폴리실리콘(605)을 패터닝하여 이후 스페이서(spacer) 리소그라피(lithography)를 이용한 실리콘 핀을 형성할 수 있도록 한다(600B).
패터닝 된 폴리실리콘(605)의 사이드에 산화막(606)의 증착 및 식각을 통하여 측벽(sidewall)을 형성한다(600C).
이어서, 하드 마스크(604)를 식각하여 실리콘(603)이 노출되도록 한다(600D).
실리콘 핀 형성을 위하여 폴리실리콘(605)를 제거하며, 이때, 실리콘(603)도 동시에 식각되어 하부 절연막(602)도 노출되도록 한다(600E).
실리콘 핀 형성을 위하여 하드 마스크(604)를 일부 식각한다(600F).
실리콘 핀 형성을 위하여 상기 산화막(606)으로 형성된 측벽(sidewall)과 하드 마스크(604)를 마스크로 하여 실리콘(603)을 이방 식각하여 향후 채널이 형성될 실리콘 핀을 형성한다(600G). 이때, 식각되는 실리콘의 두께를 조절하여 얇은 실리콘 바디(603b)가 실리콘 핀(603a) 사이에 남아 있도록 조절한다.
산화막(606)으로 형성된 측벽(sidewall)과 하드 마스크(605)를 제거한 후, 게이트 유전막(607)을 성장 시킨다(600H).
게이트 유전막(607)을 성장시킨 후, 게이트 물질(608)을 증착한 후 게이트 마스크(609)를 증착하여 게이트 영역을 형성한다(600I). 이때, 상기 마스크(609)는 이후 게이트 물질 이방 식각시 식각되지 않는 물질로 구성하는 것이 바람직하다.
[제6 실시예]
도 7은 본 발명의 또 다른 실시예에 따른 실리콘 핀과 바디가 분리된 방법을 이용한 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
도 4a 및 도 6에 도시된 전계효과 트랜지스터의 제작 방법과 일정 공정과 같이, 도 4a의 400B 및 도 6의 600G 단계까지는 동일하게 공정을 진행한다(700A).
즉, SOI 기판은 실리콘 기판(701), 하부절연막(702), 그리고 하부절연막(702) 위의 실리콘 핀(703a) 및 실리콘 바디(703b) 상에 형성된 하드 마스크(704) 및 산화막(706)을 형성하는 도 4a의 400B 및 도 6의 600G 단계까지는 동일하게 공정을 진행한다(700A).
여기서, 실리콘 핀(703a)과 실리콘 바디(703b)를 형성하는 과정에서, 식각 과정 조건을 조절하여 실리콘 핀(703a)과 실리콘 바디(703b)를 분리한다. 이후 게이트 유전막(707)을 성장시킨다(700B).
게이트 유전막(707)을 성장시킨 후, 게이트 물질(708)을 증착하고, 게이트 마스크(709)을 증착한 후, 게이트 영역을 형성하여 전계효과 트랜지스터를 제작한다. 이때, 상기 마스크(709)는 향후 게이트 물질 이방 식각시 식각되지 않는 물질로 구성된다.
도 8은 본 발명의 일실시예에 따른 전계 효과 트랜지스터의 전류-전압 특성을 종래의 전계 효과 트랜지스터의 전류-전압 특성과 비교한 그래프이다.
도 8의 (a)는 시뮬레이션을 이용하여 종래의 실리콘 핀을 채널로 이용하는 전계 효과 트랜지스터와 본 발명의 일실시예에 따른 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 드레인 전류-게이트 전압의 그래프를 비교한 결과이다.
도 8의 (b)는 시뮬레이션을 이용하여 종래의 실리콘 핀을 채널로 이용하는 전계 효과 트랜지스터와 본 발명의 일실시예에 따른 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 드레인 전류-드레인 전압의 그래프를 비교한 결과이다.
드레인 전류-드레인 전압의 그래프에서 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 전류값이 종래의 실리콘 핀을 채널로 이용하는 전계 효과 트랜지스터에 비하여 증가함을 확인할 수 있다.
또한, 오리엔테이션에 의한 효과를 고려한다면 본 발명의 일실시예에 따른 실리콘 핀과 바디를 채널로 이용하는 구조의 전류값을 더욱 증가할 것이다.
도 9는 본 발명의 일실시예에 따른 전계 효과 트랜지스터의 채널 너비를 종래의 채널 너비와 비교하기 위한 단면도이다.
도 9의 (a)는 종래의 실리콘 핀을 채널로 이용하는 전계 효과 트랜지스터의 게이트에서의 단면도이고, 도 9의 (b)는 본 발명의 일실시예에 따른 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 게이트에서의 단면도이다.
먼저, 각각의 파라미터를 정의하면, Wfin은 실리콘 핀의 폭을 나타내고, hfin는 실리콘 핀의 높이를 나타내고, Wutb는 실리콘 바디의 폭을 나타내고, hutb는 실리콘 바디의 높이를 나타내며, Wt는 실리콘 바디의 연장된 폭을 나타낸다.
종래의 실리콘 핀을 채널로 이용하는 구조의 채널 너비는 2Wfin+4hfin으로 나타나며, 본 발명의 일실시예의 실리콘 핀과 바디를 채널로 이용하는 구조의 채널 너비는 2Wfin+4hfin-2hutb+Wutb+2Wt으로 나타난다. 본 발명의 실리콘 핀과 바디를 채널로 이용하는 구조의 채널 너비가 종래의 실리콘 핀을 채널로 이용하는 구조보다 넓게 나타난다.
또한, 소자의 Wfin, hutb, hfin, Wt는 정해진 값이기에, 소자 채널 너비를 레이아웃으로 보정 하는 경우 종래의 실리콘 핀을 채널로 이용하는 구조의 경우에는 실리콘 핀의 수를 통한 복잡한 보정 과정을 이용해야 하지만, 본 발명의 일실시예에 따른 실리콘 핀과 바디를 채널로 이용하는 구조의 경우 Wutb의 변화로 간단하게 보정할 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 제조 방법은, 간단하고 재현성 있는 향상된 특성 을 갖는 소자를 제작할 수 있어 반도체 소자의 크기를 지속적으로 줄이는 데에 큰 기여를 할 수 있다.
또한, 현재 반도체 공정을 이용한 매우 실용적인 기술이고 종래의 핀 전계 효과 트랜지스터 성능에서 문제로 지적되는 낮은 전류값과 소자 채널 너비 레이아웃 보정의 난점을 해결하는 것이 가능하게 된다.
또한, 반도체 소자의 크기를 지속적으로 줄일 수 있기에 향후 반도체 산업 발전에 이바지 할 수 있게 된다.

Claims (35)

  1. (a) 실리콘을 포함하는 기판 위에 하드 마스크를 형성하는 단계;
    (b) 상기 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하며, 채널이 형성을 위해 실리콘 핀 간을 연결하는 실리콘 바디를 형성하도록 소정의 두께의 실리콘을 이방 식각하는 단계;
    (c) 엑티브 마스크(Active mask)를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계; 및
    (d) 상기 실리콘 채널 주위에 게이트 유전막을 성장시키고, 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;
    를 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 SOI(silicon-on-insulator) 기판, 실리콘 벌크 기판, 스트레인드 실리콘(strained silicon) 기판 또는 실리콘-게르마늄(SiGe) 기판 중 어느 하나의 기판을 이용하는 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 (b)단계 후,
    상기 실리콘 바디를 식각 형성한 후, 수소 어널링(hydrogen annealing)을 이용하여 식각된 실리콘 표면을 고르게 하여 코너 효과(effect)의 감소시키는 단계를 더 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 제1항의 (c)단계의 식각은 이방 또는 등방 식각인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 (d)단계의 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  6. 상기 제1항 내지 제5항 중 어느 한 항의 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터 제작 방법에 의하여 제작된 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터.
  7. (a) 실리콘을 포함하는 기판 위에 하드 마스크를 형성하는 단계;
    (b) 엑티브 마스크(Active mask)를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계;
    (c) 상기 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하며, 채널이 형성를 위해 실리콘 핀 간을 연결하는 실리콘 바디를 형성하도록 소정의 두께의 실리콘을 이방 식각하는 단계; 및
    (d) 상기 실리콘 채널 주위에 게이트 유전막을 성장시키고, 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;
    를 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 SOI(silicon-on-insulator) 기판, 실리콘 벌크 기판, 스트레인드 실리콘(strained silicon) 기판 또는 실리콘-게르마늄(SiGe) 기판 중 어느 하나의 기판을 이용하는 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  9. 상기 (c)단계 후,
    상기 실리콘 바디를 식각 형성한 후, 수소 어널링(hydrogen annealing)을 이용하여 식각된 실리콘 표면을 고르게 하여 코너 효과의 감소시키는 단계를 더 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  10. 제7항에 있어서,
    상기 (b)단계의 식각은 이방 또는 등방 식각인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  11. 제7항에 있어서,
    상기 (d)단계의 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  12. (a) 실리콘을 포함하는 기판을 형성하는 단계;
    (b) 상기 실리콘 위에 식각 선택도가 높은 물질로 막을 형성한 후, 마스크를 이용하여 실리콘 핀이 형성될 부분을 식각을 통하여 패터닝하는 단계;
    (c) 실리콘(silicon-epi)의 선택적인 성장기술을 이용하여 실리콘 핀을 형성하는 단계;
    (d) 엑티브 마스크를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계; 및
    (e) 상기의 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;
    를 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 SOI(silicon-on-insulator) 기판, 실리콘 벌크 기판, 스트레인드 실리콘(strained silicon) 기판 또는 실리콘-게르마늄(SiGe) 기판 중 어느 하나의 기판을 이용하는 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  14. 제12항에 있어서,
    상기 (b)단계의 식각 선택도가 높은 물질로 된 막은, 산화막 또는 질화막인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  15. 제12항에 있어서,
    상기 (c)단계의 실리콘 핀의 형성시, 선택 성장(selective growth)를 하고 레이어를 제거한 후 실리콘 표면을 고르게 하거나, 코너 효과의 감소를 위하여 수소 어닐링을 수행하는 단계를 더 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  16. 제12항에 있어서,
    상기 (d)단계의 식각은 이방 또는 등방 식각인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  17. 제12항에 있어서,
    상기 (e)단계에서의 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  18. 상기 제12항 내지 제17항 중 어느 한 항의 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터 제작 방법에 의하여 제작된 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터.
  19. (a) 실리콘을 포함하는 기판을 형성하는 단계;
    (b) 엑티브 마스크를 이용하여 실리콘 박막의 부분적인 식각을 통하여 소스/드레인과 소자 간을 격리시키는 단계;
    (c) 상기 실리콘 위에 식각 선택도가 높은 물질로 막을 형성한 후, 마스크를 이용하여 실리콘 핀이 형성될 부분을 식각을 통하여 패터닝하는 단계;
    (d) 실리콘(silicon-epi)의 선택적인 성장기술을 이용하여 실리콘 핀을 형성하는 단계; 및
    (e) 상기의 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;
    를 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제 조 방법.
  20. 제19항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 SOI(silicon-on-insulator) 기판, 실리콘 벌크 기판, 스트레인드 실리콘(strained silicon) 기판 또는 실리콘-게르마늄(SiGe) 기판 중 어느 하나의 기판을 이용하는 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  21. 제19항에 있어서,
    상기 (c)단계의 식각 선택도가 높은 물질로 된 막은, 산화막 또는 질화막인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  22. 제19항에 있어서,
    상기 (d)단계의 실리콘 핀의 형성시, 선택 성장(selective growth)를 하고 레이어를 제거한 후 실리콘 표면을 고르게 하거나, 코너 효과의 감소를 위하여 수소 어닐링을 수행하는 단계를 더 포함하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  23. 제19항에 있어서,
    상기 (b)단계의 식각은 이방 또는 등방 식각인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  24. 제19항에 있어서,
    상기 (e)단계에서의 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  25. 상기 제19항 내지 제24항 중 어느 한 항의 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터 제작 방법에 의하여 제작된 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터.
  26. (a) 실리콘을 포함하는 기판을 형성하는 단계;
    (b) 하드 마스크 위에 실리콘 핀 형성을 위하여 폴리실리콘을 패터닝 한 후 식각 선택도가 높은 물질로 막을 증착하고 식각하여 사이드 월(sidewall)을 형성하는 단계;
    (c) 하드 마스크 및 폴리실리콘과 실리콘의 식각을 통하여 실리콘 핀 형성을 위한 마스크인 사이드 월과 소자 간의 격리(isolation)를 위해 하부 절연막을 노출시키는 단계;
    (d) 상기 사이드 월과 하부 마스크를 이용하여 실리콘을 이방 식각하여, 채널이 형성될 실리콘 핀을 형성함과 함께, 실리콘의 식각 두께를 조절하여 얇은 실 리콘 바디를 실리콘 핀 사이에 잔여시키는 단계; 및
    (e) 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;
    를 포함하는 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 제조 방법.
  27. 제25항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 SOI(silicon-on-insulator) 기판, 실리콘 벌크 기판, 스트레인드 실리콘(strained silicon) 기판 또는 실리콘-게르마늄(SiGe) 기판 중 어느 하나의 기판을 이용하는 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  28. 제25항에 있어서,
    상기 (b)단계의 식각 선택도가 높은 물질로 된 막은 산화막 또는 질화막것을 특징으로 하는 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 제조 방법.
  29. 제25항에 있어서,
    상기 (e)단계에서의 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  30. 제25항 내지 제28항 중 어느 한 항의 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터 제작 방법에 의하여 제작된 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터.
  31. (a) 실리콘을 포함하는 기판을 형성하는 단계;
    (b) 하드 마스크 위에 실리콘 핀 형성을 위하여 폴리실리콘을 패터닝 한 후 식각 선택도가 높은 물질로 막을 증착하고 식각하여 사이드 월(sidewall)을 형성하는 단계;
    (c) 하드 마스크 및 폴리실리콘과 실리콘의 식각을 통하여 실리콘 핀 형성을 위한 마스크인 사이드 월과 소자 간의 격리(isolation)를 위해 하부 절연막을 노출시키는 단계;
    (d) 상기 사이드 월과 하부 마스크를 이용하여 실리콘을 이방 식각하여, 채널이 형성될 실리콘 핀을 형성함과 함께, 실리콘의 식각 두께를 조절하여 얇은 실리콘 바디를 실리콘 핀 사이에 잔여시키고 실리콘 핀과 실리콘 바디가 분리되도록 조절하여 식각하는 단계; 및
    (e) 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질과 게이트 마스크를 순차적으로 증착한 후, 게이트 영역을 형성하는 단계;
    를 포함하는 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이 용하는 전계 효과 트랜지스터의 제조 방법.
  32. 제30항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 SOI(silicon-on-insulator) 기판, 실리콘 벌크 기판, 스트레인드 실리콘(strained silicon) 기판 또는 실리콘-게르마늄(SiGe) 기판 중 어느 하나의 기판을 이용하는 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  33. 제30항에 있어서,
    상기 (b)단계의 식각 선택도가 높은 물질로 된 막은 산화막 또는 질화막것을 특징으로 하는 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터의 제조 방법.
  34. 제30항에 있어서,
    상기 (e)단계에서의 게이트는 실리콘 핀의 두면 이상을 감싸는 다중 게이트인 것을 특징으로 하는 실리콘 핀과 바디가 채널로 형성된 전계 효과 트랜지스터의 제조 방법.
  35. 제30항 내지 제33항 중 어느 한 항의 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜지스터 제작 방법에 의하여 제작된 서로 다른 오리엔테이션을 갖는 실리콘 핀과 바디를 채널로 이용하는 전계 효과 트랜 지스터.
KR1020040075754A 2004-09-22 2004-09-22 실리콘 핀과 바디가 채널로 형성된 전계 효과트랜지스터의 제작 방법 및 그 구조 KR100583395B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040075754A KR100583395B1 (ko) 2004-09-22 2004-09-22 실리콘 핀과 바디가 채널로 형성된 전계 효과트랜지스터의 제작 방법 및 그 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040075754A KR100583395B1 (ko) 2004-09-22 2004-09-22 실리콘 핀과 바디가 채널로 형성된 전계 효과트랜지스터의 제작 방법 및 그 구조

Publications (2)

Publication Number Publication Date
KR20060027427A KR20060027427A (ko) 2006-03-28
KR100583395B1 true KR100583395B1 (ko) 2006-05-26

Family

ID=37138445

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040075754A KR100583395B1 (ko) 2004-09-22 2004-09-22 실리콘 핀과 바디가 채널로 형성된 전계 효과트랜지스터의 제작 방법 및 그 구조

Country Status (1)

Country Link
KR (1) KR100583395B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838948B2 (en) * 2007-01-30 2010-11-23 Infineon Technologies Ag Fin interconnects for multigate FET circuit blocks

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128185A (ja) 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128185A (ja) 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法

Also Published As

Publication number Publication date
KR20060027427A (ko) 2006-03-28

Similar Documents

Publication Publication Date Title
US6709982B1 (en) Double spacer FinFET formation
US6645797B1 (en) Method for forming fins in a FinFET device using sacrificial carbon layer
US7419857B2 (en) Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby
US9230989B2 (en) Hybrid CMOS nanowire mesh device and FINFET device
US7247912B2 (en) Structures and methods for making strained MOSFETs
CN105321822B (zh) 用于非平面化合物半导体器件的沟道应变控制
US10163677B2 (en) Electrically insulated fin structure(s) with alternative channel materials and fabrication methods
TWI559544B (zh) 鰭狀場效電晶體裝置與其形成方法
JP3974837B2 (ja) 二重ゲート・トランジスタおよびその製造方法
US10943837B2 (en) Device having overlapping semiconductor fins oriented in different directions
US6855583B1 (en) Method for forming tri-gate FinFET with mesa isolation
US9053981B2 (en) Hybrid CMOS nanowire mesh device and PDSOI device
US20130026539A1 (en) Replacement source/drain finfet fabrication
US11393916B2 (en) Methods for GAA I/O formation by selective epi regrowth
KR20130025314A (ko) 다중 ｆｉｎ 장치 및 다중 ｆｉｎ 장치를 만드는 방법
JP2007518272A (ja) 歪みｆｉｎｆｅｔチャネルの製造方法
US6936516B1 (en) Replacement gate strained silicon finFET process
US11688741B2 (en) Gate-all-around devices with isolated and non-isolated epitaxy regions for strain engineering
CN1988116B (zh) 制造场效应晶体管的方法以及由此制造的晶体管结构
US20240170543A1 (en) Process window control for gate formation in semiconductor devices
US20210249408A1 (en) Semiconductor device and method of forming the same
US7416925B2 (en) Doped structure for finfet devices
US20090256207A1 (en) Finfet devices from bulk semiconductor and methods for manufacturing the same
US20220393019A1 (en) Fin structure for vertical field effect transistor
KR100583395B1 (ko) 실리콘 핀과 바디가 채널로 형성된 전계 효과트랜지스터의 제작 방법 및 그 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100830

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee