CN109003974B - 电容介质结构、电容器阵列结构及制备方法 - Google Patents

电容介质结构、电容器阵列结构及制备方法 Download PDF

Info

Publication number
CN109003974B
CN109003974B CN201810895286.2A CN201810895286A CN109003974B CN 109003974 B CN109003974 B CN 109003974B CN 201810895286 A CN201810895286 A CN 201810895286A CN 109003974 B CN109003974 B CN 109003974B
Authority
CN
China
Prior art keywords
layer
capacitor dielectric
capacitor
upper electrode
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810895286.2A
Other languages
English (en)
Other versions
CN109003974A (zh
Inventor
请求不公布姓名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201810895286.2A priority Critical patent/CN109003974B/zh
Publication of CN109003974A publication Critical patent/CN109003974A/zh
Application granted granted Critical
Publication of CN109003974B publication Critical patent/CN109003974B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种电容介质结构、电容器阵列结构及制备方法。本发明提供的电容介质结构通过引入高介电常数材料及低漏电材料，获得了相比现有技术具有更优的高电容值与低漏电性能的电容介质结构。本发明还提供了一种电容介质结构电容器阵列结构及其制备方法，基于本发明所提供的电容介质结构所制备的电容器阵列结构具有更高的电容值及更好的抗漏电性能。

Description

电容介质结构、电容器阵列结构及制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种电容介质结构、电容器阵列结构及制备方法。
背景技术
目前，随着动态随机存取存储器(DRAM)的器件特征尺寸的不断缩小，其结构中的氧化层厚度已接近量子隧穿效应(Quantum tunneling effect)的限制，造成漏电流随氧化层厚度减小呈指数增长。采用高介电常数氧化物可以维持足够的驱动电流，并保持在相同等效氧化层厚度(equivalent oxide thickness，EOT)的情况下增加氧化层的实际物理厚度，有效抑制量子隧穿效应。如图1所示，是一种采用高介电常数材料层11与宽禁带材料层12构成的复合电容介质结构，所述复合电容介质结构位于下电极层101与上电极层102之间。其中，构成高介电常数材料层11的材料(如ZrOx)具有较高的介电常数，可以获得较高的电容值，但其禁带宽度较窄，存在高漏电的缺点。引入具有较低介电常数但禁带宽度较宽的宽禁带材料层12，将高介电常数材料与宽禁带材料(如AlOx)相组合，通过堆迭方式(ZrOx/AlOx/ZrOx,ZAZ)所形成的复合电容介质结构可以兼具高介电常数和低漏电的优点。然而，随着DRAM器件尺寸不断的微缩，现行的介电材料组合(ZrOx,AlOx)以及其堆迭方式(ZAZ)已无法满足次世代DRAM组件对电容介质结构高电容值与低漏电流不断提高的要求。
因此，有必要提出一种新的具有高介电常数的电容介质结构及其电容器阵列结构，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电容介质结构、电容器阵列结构及制备方法，用于解决DRAM器件所要求的高电容值与低漏电流的问题。
为实现上述目的及其它相关目的，本发明提供一种电容介质结构、电容器阵列结构及制备方法，所述电容介质结构，形成于下电极层101和上电极层102之间，包括：
多晶型电容介质层、侧边禁带宽度层、中间层禁带宽度层和掺杂型电容介质层，所述侧边禁带宽度层间设于所述下电极层和所述多晶型电容介质层之间，所述中间层禁带宽度层间设于所述多晶型电容介质层和所述掺杂型电容介质层之间；其中，所述掺杂型电容介质层包括本征材料层及掺杂物，所述本征材料层与所述多晶型电容介质层的材料相同，且所述掺杂物的介电常数大于所述多晶型电容介质层的介电常数。
作为本发明的一种优选方案，所述中间层禁带宽度层的禁带宽度大于所述侧边禁带宽度层的禁带宽度。
作为本发明的一种优选方案，所述多晶型电容介质层包含氧化锆层，所述侧边禁带宽度层包含氧化铝层，所述中间层禁带宽度层包含氧化硅层，所述掺杂型电容介质层包含掺杂铌、铪、钛、锗或钡的氧化物的氧化锆层。
作为本发明的一种优选方案，所述多晶型电容介质层包含氧化锆层，所述侧边禁带宽度层包含氧化铝层，所述中间层禁带宽度层包含氧化硅层，所述掺杂型电容介质层包含掺杂氧化钡的氧化锆层。
作为本发明的一种优选方案，所述电容介质结构还包括缓冲型电容介质层，间设于所述中间层禁带宽度层和所述掺杂型电容介质层之间，所述缓冲型电容介质层包含氧化锆层。
作为本发明的一种优选方案，所述多晶型电容介质层包括结晶氧化锆层，所述缓冲型电容介质层包括非晶氧化锆层。
作为本发明的一种优选方案，所述电容介质结构的总厚度介于4nm至10nm之间，所述掺杂型电容介质层的厚度占所述电容介质结构总厚度的8％-15％，所述侧边禁带宽度层的厚度占所述电容介质结构总厚度的1％-4％，所述中间层禁带宽度层的厚度占所述电容介质结构总厚度的1％-3％，所述多晶型电容介质层的厚度占所述电容介质结构总厚度的63％-80％，所述缓冲型电容介质层的厚度所占所述电容介质结构总厚度的10％-15％。
本发明还提供了一种电容介质结构的制造方法，所述制造方法包括如下步骤：
1)提供一具有下电极层的载体；
2)在所述下电极层的表面上形成多晶型电容介质层、侧边禁带宽度层、中间层禁带宽度层和掺杂型电容介质层，所述侧边禁带宽度层间设于所述下电极层和所述多晶型电容介质层之间，所述中间层禁带宽度层间设于所述多晶型电容介质层和所述掺杂型电容介质层之间；其中，所述掺杂型电容介质层的材料包括本征材料及掺杂物，所述本征材料与所述多晶型电容介质层的材料相同，且所述掺杂物的介电常数大于所述多晶型电容介质层的介电常数；及，
3)在所述掺杂型电容介质层上形成上电极层。
作为本发明的一种优选方案，所述中间层禁带宽度层的禁带宽度大于所述侧边禁带宽度层的禁带宽度。
作为本发明的一种优选方案，所述多晶型电容介质层的材料包含氧化锆，所述侧边禁带宽度层的材料包含氧化铝，所述中间层禁带宽度层的材料包含氧化硅，所述掺杂型电容介质层的材料包含掺杂铌、铪、钛、锗或钡的氧化物的氧化锆。
作为本发明的一种优选方案，所述多晶型电容介质层的材料包含氧化锆，所述侧边禁带宽度层的材料包含氧化铝，所述中间层禁带宽度层的材料包含氧化硅，所述掺杂型电容介质层的材料包含掺杂氧化钡的氧化锆。
作为本发明的一种优选方案，在形成所述掺杂型电容介质层之前，还包括在所述中间层禁带宽度层的上表面形成缓冲型电容介质层的步骤，所述缓冲型电容介质层的材料包含氧化锆层。
作为本发明的一种优选方案，所形成的所述多晶型电容介质层的材料包括结晶氧化锆，所形成的所述缓冲型电容介质层的材料包括非晶氧化锆。
作为本发明的一种优选方案，所形成的所述电容介质结构的总厚度介于4nm至10nm之间，所形成的所述掺杂型电容介质层的厚度占所述电容介质结构总厚度的8％-15％，所形成的所述侧边禁带宽度层的厚度占所述电容介质结构总厚度的1％-4％，所形成的所述中间层禁带宽度层的厚度占所述电容介质结构总厚度的1％-3％，所形成的所述多晶型电容介质层的厚度占所述电容介质结构总厚度的63％-80％，所形成的所述缓冲型电容介质层的厚度所占所述电容介质结构总厚度的10％-15％。
作为本发明的一种优选方案，所述电容介质结构由低压化学气相沉积或原子层沉积制备。
作为本发明的一种优选方案，制备所述掺杂型电容介质层的制程气体包括含有锆元素以及铌、铪、钛、锗或钡元素的气相物质，制备所述多晶型电容介质层的制程气体包括含有锆元素的气相物质，制备所述侧边禁带宽度层的制程气体包括含有铝元素的气相物质，制备所述中间层禁带宽度层的制程气体包括含有硅元素的气相物质，制程压力介于0.1Torr～2.0Torr之间，制程温度介于200℃～400℃之间。
作为本发明的一种优选方案，构成所述下电极层和所述上电极层的材料包含氮化钛。
本发明还提供了一种电容器阵列结构，所述电容器阵列结构设置于半导体衬底上，所述电容器阵列结构包括：
下电极层，连接所述半导体衬底，且所述下电极层的截面形状包括U型；
如权利要求1所述的电容介质结构，覆盖于所述下电极层的内表面及外表面；
上电极层，覆盖于所述电容介质结构的外表面；及，
上电极填充层，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙。
作为本发明的一种优选方案，所述上电极填充层的材料包含硼掺杂锗硅。
作为本发明的一种优选方案，所述电容器阵列结构包括上电极连接层，覆盖于所述上电极填充层的外表面，所述上电极连接层的材料包含硼掺杂多晶硅。
作为本发明的一种优选方案，所述电容器阵列结构包括后段金属导线层，覆盖于所述上电极连接层的外表面，所述后段金属导线层的材料包含钨。
作为本发明的一种优选方案，所述电容器阵列结构包括上电极覆盖层，覆盖于所述后段金属导线层的外表面，所述上电极覆盖层的材料包含氧化硅。
作为本发明的一种优选方案，所述上电极填充层具有缓冲腔，且所述缓冲腔位于所述上电极层之间，用于释放应变。
本发明还提供了一种电容器阵列结构的制造方法，所述电容器阵列结构的制造方法包括如下步骤：
1)提供一半导体衬底；
2)于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层；
3)于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开孔，用于定义电容孔的位置及形状；
4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6)去除所述牺牲层，其中，所述支撑层保留在所述半导体衬底上；
7)于所述下电极层的内表面及外表面按照如权利要求7所述的方法制备电容介质结构，所述电容介质结构覆盖所述下电极层；
8)于所述电容介质结构的外表面形成上电极层，其中所述上电极层覆盖所述电容介质结构；及，
9)于所述上电极层的外表面形成上电极填充层，其中，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙。
作为本发明的一种优选方案，步骤6)包括如下步骤：
6-1)于所述顶层支撑层内形成第一开口，所述第一开口暴露出所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第一部分；
6-2)依据所述第一开口，采用湿法刻蚀工艺去除所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第一部分；
6-3)于所述中间支撑层内形成第二开口，所述第二开口暴露出所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分；及，
6-4)依据所述第二开口，采用湿法刻蚀工艺去除所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分及所述底层支撑层与所述第二开口相对应部分，以在所述底层支撑层内形成第三开口。
作为本发明的一种优选方案，步骤6-2)中，一个所述第一开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠；步骤6-4)中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第二开口同时与多个所述电容孔交叠。
作为本发明的一种优选方案，所述上电极填充层的材料包含硼掺杂锗硅。
作为本发明的一种优选方案，所述上电极填充层形成有缓冲腔，且所述缓冲腔位于所述上电极层之间，用于释放应变。
作为本发明的一种优选方案，步骤9)之后，还包括：于所述上电极填充层上形成后段金属导线层。
作为本发明的一种优选方案，形成所述后段金属导线层之前，还包括：于所述上电极填充层的上表面形成上电极连接层，所述上电极连接层用于避免所述上电极填充层与所述后段金属导线层剥离，所述上电极连接层的材料包含硼掺杂多晶硅。
作为本发明的一种优选方案，形成所述后段金属导线层之后，还包括：于所述后段金属导线层的上表面形成上电极覆盖层，所述上电极覆盖层的材料包含氧化硅。
如上所述，本发明提供一种电容介质结构、电容器阵列结构及制备方法，具有以下有益效果：
本发明通过引入一种新的电容介质结构及制备方法，获得了相比现有技术具有更优的高电容值与低漏电性能的电容介质结构。基于本发明所提供的电容介质结构所制备的电容器阵列结构具有更高的电容值及更好的抗漏电性能。
附图说明
图1显示为现有技术中一种复合电容介质结构示意图。
图2显示为本发明实施例一中提供的一种电容介质结构示意图。
图3显示为常用介电材料的介电系数与禁带宽度的关系示意图。
图4显示为本发明实施例一中提供的一种优选的电容介质结构示意图。
图5显示为本发明实施例二中提供的电容介质结构的制造方法的流程图。
图6显示为本发明实施例二中提供的电容介质结构的制造方法中步骤1)所呈现的局部截面结构示意图。
图7显示为本发明实施例二中提供的电容介质结构的制造方法中步骤2)所呈现的局部截面结构示意图。
图8显示为本发明实施例二中提供的电容介质结构的制造方法的一种优选方案中步骤2)所呈现的局部截面结构示意图。
图9显示为本发明实施例三中提供的一种电容器阵列结构示意图。
图10显示为本发明实施例四中提供的电容器阵列结构的制造方法的流程图。
图11显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤1)所呈现的局部截面结构示意图。
图12显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤2)所呈现的局部截面结构示意图。
图13显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤3)所呈现的局部截面结构示意图。
图14显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤4)所呈现的局部截面结构示意图。
图15显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤5)所呈现的局部截面结构示意图。
图16显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤6)所呈现的局部截面结构示意图。
图17为步骤6)得到的结构的俯视图，其中，沿AA’方向可得图16的局部截面结构示意图。
图18显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤7)所呈现的局部截面结构示意图。
图19显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤8)所呈现的局部截面结构示意图。
图20显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤9)所呈现的局部截面结构示意图。
图21显示为本发明实施例四中提供的电容器阵列结构的制造方法中生长上电极连接层后所呈现的局部截面结构示意图。
图22显示为本发明实施例四中提供的电容器阵列结构的制造方法中生长后段金属导线层后所呈现的局部截面结构示意图。
元件标号说明
101 下电极层
102 上电极层
11 高介电常数材料层
12 宽禁带材料层
20 电容介质结构
21 多晶型电容介质层
22 侧边禁带宽度层
23 中间层禁带宽度层
24 掺杂型电容介质层
25 缓冲型电容介质层
31 半导体衬底
32 下电极层
33 电容介质结构
34 上电极层
35 上电极填充层
36 上电极连接层
37 后段金属导线层
38 上电极覆盖层
39 牺牲层
40 支撑层
401 顶层支撑层
401a 第一开口
402 中间支撑层
403 底层支撑层
41 图形化掩膜层
42 开孔
43 电容孔
51 缓冲腔
S1～S3 本发明实施例二中提供的电容介质结构的制造方法的步骤1)～3)
S21～S29 本发明实施例四中提供的电容介质结构的制造方法的步骤21)～29)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图2至图4，本发明提供了一种电容介质结构20，所述电容介质结构20形成于下电极层101和上电极层102之间，包括：
多晶型电容介质层21、侧边禁带宽度层22、中间层禁带宽度层23和掺杂型电容介质层24，所述侧边禁带宽度层22间设于所述下电极层101和所述多晶型电容介质层21之间，所述中间层禁带宽度层23间设于所述多晶型电容介质层21和所述掺杂型电容介质层24之间；其中，所述掺杂型电容介质层24包括本征材料层及掺杂物，所述本征材料层与所述多晶型电容介质层21的材料相同，且所述掺杂物的介电常数大于所述多晶型电容介质层21的介电常数。
具体的，如图2所示，本发明中的所述电容介质结构20位于下电极层101与上电极层102之间，由一层所述多晶型电容介质层21、一层所述侧边禁带宽度层22、一层所述中间层禁带宽度层23和一层所述掺杂型电容介质层24叠置构成，所述侧边禁带宽度层22设置于所述下电极层101上，所述多晶型电容介质层21设置于所述侧边禁带宽度层22上，所述中间层禁带宽度层23设置于所述多晶型电容介质层21上，所述掺杂型电容介质层24设置于所述中间层禁带宽度层23上。其中，所述多晶型电容介质层21是由具有较高介电常数的介电材料构成的，但此类具有较高介电常数的材料的禁带宽度往往较小，在提高电容介质结构的介电常数的同时，也增加了所述电容介质结构20的漏电风险；所述侧边禁带宽度层22和所述中间层禁带宽度层23都是由具有较大禁带宽度的材料构成的，引入禁带宽度层可以减少所述电容介质结构20的漏电风险。请参阅图3，图3展示了一些常用介电材料的介电系数与其禁带宽度的关系。由图3中的拟合曲线可知，大多数材料都无法同时满足具有高介电常数与宽禁带宽度的优点。参考图3，可以选出一些具有高介电常数的材料以及另一些具有宽禁带宽度的材料，共同组成具有复合结构的电容介质结构。优选地，将介电常数大于20的材料定义为高介电常数材料，所述高介电常数材料可以作为所述多晶型电容介质层21及所述掺杂型电容介质层24中掺杂物的材料，且所述掺杂物的介电常数要大于所述多晶型电容介质层材料的介电常数；将禁带宽度大于8.8eV的材料定义为宽禁带宽度材料，所述宽禁带宽度材料可以作为构成中间层禁带宽度层23的材料。基于图3，可以相应地选出所述高介电常数材料和所述宽禁带宽度材料。本发明通过引入所述掺杂型电容介质层24，增加了所述电容介质结构20的电容值，同时，由于所述掺杂型电容介质层24具有高漏电的缺点，引入禁带宽度大于8.8eV的所述中间层禁带宽度层23，再引入非晶态的缓冲型电容介质层25作为缓冲，以改善漏电。
作为示例，所述中间层禁带宽度层23的禁带宽度大于所述侧边禁带宽度层22的禁带宽度。间设于两层介电材料之间的禁带宽度层可以采用具有更宽禁带宽度的材料，以更好地抑制所述电容介质结构20出现的漏电风险。
作为示例，所述多晶型电容介质层21包含氧化锆层，所述侧边禁带宽度层22包含氧化铝层，所述中间层禁带宽度层23包含氧化硅层，所述掺杂型电容介质层24包含掺杂铌、铪、钛、锗或钡的氧化物的氧化锆层。由图3可知，氧化锆具有较高的介电常数，但其禁带宽度较窄，抗漏电性能较弱；而氧化铝和氧化硅具有较宽的禁带宽度，其中，氧化硅的禁带宽度比氧化铝还宽，此类宽禁带材料具有低漏电的优点。而铌、铪、钛、锗或钡的氧化物具有高介电常数的优点，作为掺杂物加入氧化锆层中，可以进一步提高介电层的介电常数，改善电容特性。
作为示例，所述多晶型电容介质层21包含氧化锆层，所述侧边禁带宽度层22包含氧化铝层，所述中间层禁带宽度层23包含氧化硅层，所述掺杂型电容介质层24包含掺杂氧化钡的氧化锆层。作为一种优选方案，本发明选用氧化钡作为氧化锆层中的掺杂物，由图3可以看出，氧化钡材料具有比氧化锆更高的介电常数，同时其禁带宽度也没有下降太多。选用氧化钡作为掺杂物不但可以有效提高所述掺杂型电容介质层24的介电常数，同时也确保所述掺杂型电容介质层24具有一定的抗漏电性能，但其禁带宽度还是比氧化锆窄，因此在所述中间层禁带宽度层23引入宽禁带的氧化硅来维持介电层的低漏电性能。优选地，在使用低压化学气相沉积(LPCVD)或原子层沉积(ALD)制备所述掺杂型电容介质层24时，将含有钡元素的气相物质作为掺杂源生长氧化锆层，所述氧化钡材料在所述氧化锆层中的掺杂浓度百分比为20％～50％，在该掺杂条件下，所述掺杂型电容介质层相比未掺杂的氧化锆层，可以使电容值提升10％～20％。
作为示例，所述电容介质结构20还包括缓冲型电容介质层25，间设于所述中间层禁带宽度层和所述掺杂型电容介质层之间。请参阅图4，作为本发明的优选方案，设置两层具有高介电常数的电容介质，即除了所述多晶型电容介质层21外，还有一层所述缓冲型电容介质层25。在两层所述电容介质层之间设置具有宽禁带宽度的所述中间层禁带宽度层23，所述中间层禁带宽度层23确保了所述电容介质结构具有较高的抗漏电性能。同时，在两层所述电容介质层的外侧分别设置所述侧边禁带宽度层22和所述掺杂型电容介质层24，进一步提高了电容介质结构的介电常数和抗漏电性能。
作为示例，所述多晶型电容介质层21包括结晶氧化锆层，所述缓冲型电容介质层25包括非晶氧化锆层。处于结晶态的氧化锆层具有更高的介电常数，作为本发明的优选方案，将部分氧化锆层设置为结晶氧化锆，可以进一步提高所述电容介质结构的介电常数。所述结晶氧化锆层可以在氧化锆层生长后通过退火过程得到；也可以通过所述结晶氧化锆层在后续工艺过程的工艺温度下自发结晶得到。所述退火过程可以设置在所述非晶氧化锆层生长之前，以免非晶氧化锆层出现结晶；也可以设置在所述非晶氧化锆层生长之后，通过在结构设计上限制所述非晶氧化锆层的厚度，使设计厚度较薄的所述非晶氧化锆层不易在所述退火过程中发生结晶。
作为示例，所述电容介质结构的总厚度介于4nm至10nm之间，所述掺杂型电容介质层24的厚度占所述电容介质结构总厚度的8％-15％，所述侧边禁带宽度层22的厚度占所述电容介质结构总厚度的1％-4％，所述中间层禁带宽度层23的厚度占所述电容介质结构总厚度的1％-3％，所述多晶型电容介质层21的厚度占所述电容介质结构总厚度的63％-80％，所述缓冲型电容介质层25的厚度所占所述电容介质结构总厚度的10％-15％。由于半导体器件的尺寸不断做小，这就要求用于其中的电容介质结构的厚度也需要不断减小。本发明可以在满足半导体器件对电容性能要求的同时，将所述电容介质结构的总厚度削减至介于4nm至10nm之间，这将大幅减小电容器阵列结构所占空间，缩小器件尺寸。在作为电容结构主体并提供高介电特性的两层所述多晶型电容介质层21中，结晶态的所述多晶型电容介质层21占63％-80％，可以进一步提高介电层的介电常数，非结晶态的所述缓冲型电容介质层25占10％-15％；作为改善电容特性的所述掺杂型电容介质层24的厚度占所述电容介质结构总厚度的8％-15％，该厚度下，所述掺杂型电容介质层24可以提高所述电容介质结构的介电常数，同时也不会对抗漏电性能产生不利影响；作为改善电容器件漏电特性而引入的所述侧边禁带宽度层22和所述中间层禁带宽度层23的厚度较薄，由于氧化硅和氧化铝具有较宽的禁带宽度，因此，仅需较薄的厚度就可以获得较好的抗漏电性能，同时也确保不会对介电常数造成不良影响。
作为示例，设计所述电容介质结构的总厚度介于4nm至10nm之间，所述多晶型电容介质层21的厚度占所述电容介质结构总厚度的63％-80％，所述缓冲型电容介质层25的厚度所占所述电容介质结构总厚度的10％-15％，当所述多晶型电容介质层21为结晶氧化锆层，所述缓冲型电容介质层25为非晶氧化锆层时，则在该厚度设计下，作为所述多晶型电容介质层21的氧化锆层会在后续工艺过程中从非晶态氧化锆自发转化为结晶态氧化锆；而作为所述缓冲型电容介质层25的非晶氧化锆层则受限于膜层厚度偏薄，维持其非晶态结构不变。采用上述工艺，无需额外增加退火工艺就可以在所述电容介质结构中同时得到所述结晶氧化锆层和所述非晶氧化锆层，不但简化了工艺过程，也节省了生产成本。
实施例二
请参阅图5至图8，本发明还提供了一种电容介质结构的制造方法，所述制造方法包括如下步骤：
1)提供一具有下电极层101的载体；
2)在所述下电极层101的表面上形成多晶型电容介质层21、侧边禁带宽度层22、中间层禁带宽度层23和掺杂型电容介质层24，所述侧边禁带宽度层22间设于所述下电极层101和所述多晶型电容介质层21之间，所述中间层禁带宽度层23间设于所述多晶型电容介质层21和所述掺杂型电容介质层24之间；其中，所述掺杂型电容介质层的材料24包括本征材料及掺杂物，所述本征材料与所述多晶型电容介质层21的材料相同，且所述掺杂物的介电常数大于所述多晶型电容介质层21的介电常数。
3)在所述掺杂型电容介质层24上形成上电极层102。
针对本发明实施例一中所述电容介质结构，本发明还提供所述电容介质结构的制造方法。
在步骤1)中，请参阅图5的S1步骤和图6，提供一具有下电极层101的载体。所述载体。在所述下电极层101上形成所述电容介质结构20。
在步骤2)中，请参阅图5的S2步骤和图7，在所述下电极层101的表面上形成多晶型电容介质层21、侧边禁带宽度层22、中间层禁带宽度层23和掺杂型电容介质层24，所述侧边禁带宽度层22间设于所述下电极层101和所述多晶型电容介质层21之间，所述中间层禁带宽度层23间设于所述多晶型电容介质层21和所述掺杂型电容介质层24之间。形成的所述电容介质结构20的构造与实施例一中的所述电容介质结构的构造相同。按照实施例一中所述各介电层的结构分布，依次形成所述侧边禁带宽度层22、所述多晶型电容介质层21、所述中间层禁带宽度层23和所述掺杂型电容介质层24。
在步骤3)中，请参阅图5的S3步骤和图2，在所述掺杂型电容介质层24上形成上电极层102。所述电容介质结构20位于所述上电极层102与所述下电极层101之间，因此在形成所述电容介质结构20后，还需要在所述掺杂型电容介质层24上形成所述上电极层102。
作为示例，所述中间层禁带宽度层23的禁带宽度大于所述侧边禁带宽度层22的禁带宽度。
作为示例，所述多晶型电容介质层21的材料包含氧化锆，所述侧边禁带宽度层22的材料包含氧化铝，所述中间层禁带宽度层23的材料包含氧化硅，所述掺杂型电容介质层24的材料包含掺杂铌、铪、钛、锗或钡的氧化物的氧化锆。
作为示例，所述多晶型电容介质层21的材料包含氧化锆，所述侧边禁带宽度层22的材料包含氧化铝，所述中间层禁带宽度层23的材料包含氧化硅，所述掺杂型电容介质层24的材料包含掺杂氧化钡的氧化锆。如实施例一中所述，所形成的介电层所使用的材料根据各层介电层的设计功能可以选用不同的材料，在所述掺杂型电容介质层24中，使用所述氧化钡材料作为掺杂材料，可以大幅提升所述电容介质结构的介电常数，并通过引入氧化硅层，使所述电容介质结构的抗漏电性能得到保证。
作为示例，在形成所述掺杂型电容介质层24之前，还包括在所述中间层禁带宽度层23的上表面形成缓冲型电容介质层25的步骤，所述缓冲型电容介质层25的材料包含氧化锆层。所述电容介质结构包含两层电容介质层，除了所述多晶型电容介质层21外，还包括所述缓冲型电容介质层25。请参阅图8，如实施例一所述，作为本发明的优选方案，在所述下电极层101上形成所述电容介质结构20，包含两层具有高介电常数的所述电容介质层，并在两层所述电容介质层之间形成具有宽禁带宽度的所述中间层禁带宽度层23，所述中间层禁带宽度层23确保了所述电容介质结构具有较高的抗漏电性能。同时，在两层所述电容介质层的外侧分别形成有所述侧边禁带宽度层22和所述掺杂型电容介质层24，进一步提高了所述电容介质结构20的介电常数和抗漏电性能。
作为示例，所形成的所述多晶型电容介质层21的材料包括结晶氧化锆，所形成的所述缓冲型电容介质层25的材料包括非晶氧化锆。如实施例一所述，结晶氧化锆具有更高的介电常数，可以使所述电容介质结构20得到更好的电容特性。
作为示例，所形成的所述电容介质结构20的总厚度介于4nm至10nm之间，所形成的所述掺杂型电容介质层24的厚度占所述电容介质结构总厚度的8％-15％，所形成的所述侧边禁带宽度层22的厚度占所述电容介质结构总厚度的1％-4％，所形成的所述中间层禁带宽度层23的厚度占所述电容介质结构总厚度的1％-3％，所形成的所述多晶型电容介质层21的厚度占所述电容介质结构总厚度的63％-80％，所形成的所述缓冲型电容介质层25的厚度所占所述电容介质结构总厚度的10％-15％。如实施例一所述，通过调节各介电层的厚度，使所述电容介质结构20确保高介电常数的同时，也能具有低漏电的优点。
作为示例，所述电容介质结构由低压化学气相沉积(LPCVD)或原子层沉积(ALD)制备。由于本发明中所述的介电层的厚度很薄，某些介电层只沉积十几埃的厚度，对于此类沉积，为了确保良好的成膜均匀性及成膜质量，有必要引入低压化学气相沉积或原子层沉积制备作为成膜手段。在使用所述低压化学气相沉积或所述原子层沉积制备所述电容介质结构20时，各层介质层可以在同一工艺腔中通过调节不同工艺参数和气源，一次生长得到；也可以在不同的工艺腔中按照不同层次逐层生长得到。
作为示例，制备所述掺杂型电容介质层24的制程气体包括含有锆元素以及铌、铪、钛、锗或钡元素的气相物质，制备所述多晶型电容介质层21和所述缓冲型电容介质层25的制程气体包括含有锆元素的气相物质，制备所述侧边禁带宽度层22的制程气体包括含有铝元素的气相物质，制备所述中间层禁带宽度层23的制程气体包括含有硅元素的气相物质，制程压力介于0.1Torr～2.0Torr之间，制程温度介于200℃～400℃之间。使用低压化学气相沉积或原子层沉积制备制备薄膜材料时，一般会提供含有反应所需元素的气相物质，所述气相物质在载体表面区域发生反应后，使目标材料层在所述载体表面沉积。使用本发明所述的工艺条件可以获得成膜均匀且质量良好的目标材料层。
作为示例，构成所述下电极层101和所述上电极层102的材料包含氮化钛。氮化钛材料具有一定的导电性和连接性，适合作为构成所述下电极层101和所述上电极层102的材料，在为所述电容介质结构20提供生长载体的同时，也能够良好地连接所述电容介质结构20与其他金属层。
实施例三
请参阅图9，本发明还提供了一种电容器阵列结构，所述电容器阵列结构设置于半导体衬底31上，所述电容器阵列结构包括：
下电极层32，连接所述半导体衬底31，且所述下电极层32的截面形状包括U型；
如实施例一中所述的电容介质结构33，覆盖于所述下电极层32的内表面及外表面；
上电极层34，覆盖于所述电容介质结构33的外表面；及，
上电极填充层35，所述上电极填充层35覆盖所述上电极层34并填满所述上电极层34之间的间隙。
具体的，所述电容器阵列结构形成于所述半导体衬底31之上，为了增加电容结构的有效面积，所述下电极层32的截面形状包括U型，这可以在电容结构占用面积不变的条件下，尽可能地增加电容结构的有效面积。在所述下电极层32上形成的所述电容介质结构33和所述上电极层34也具有和所述下电极层32相同的截面形状。在所述下电极层32和所述上电极层34之间构成所述的电容介质结构33，使用本发明所提供的电容介质结构33可以有效提高电容器件的电容特性和抗漏电能力。所述上电极填充层35完全覆盖所述上电极层34，并将因引入U型结构而产生的间隙填满，所述上电极填充层35本身应具有导电性，以使电容器阵列结构产生电性连接。
作为示例，所述上电极填充层35的材料包含硼掺杂锗硅。在导体填充结构的形成过程中引入晶核元素以作用多晶硅晶粒聚集生长的晶核，从而可以有效的增大多晶硅结晶粒度，如在多晶硅中参杂锗(Ge)原子可以帮助多晶硅晶粒成长，锗原子在参杂多晶硅中可以达到类似硅晶核的作用，使硅原子聚集进而加大结晶粒度，增加多晶硅结晶粒度可以减少晶界陷阱(grain boundary trap)对载子(carrier)的影响进而增加导电率，工艺简便，成本较低。掺杂硼元素可以进一步调节所述上电极填充层的导电率，获得器件设计所需的导电率。
作为示例，所述电容器阵列结构包括上电极连接层36，覆盖于所述上电极填充层35的外表面，所述上电极连接层36的材料包含硼掺杂多晶硅。所述上电极连接层36覆盖所述上电极填充层35，使用硼掺杂多晶硅，一方面确保了所述上电极连接层36的导电性和连接性，同时也可以覆盖所述上电极填充层35，防止其中的锗元素对后续制程产生不利影响。
作为示例，所述电容器阵列结构包括后段金属导线层37，覆盖于所述上电极连接层36的外表面，所述后段金属导线层37的材料包含钨。钨作为一种良好的金属连接材料，其制备工艺简单稳定，是提供金属连接的可靠手段。
作为示例，所述电容器阵列结构包括上电极覆盖层38，覆盖于所述后段金属导线层37的外表面，所述上电极覆盖层38的材料包含氧化硅。通过所述上电极覆盖层38可以有效保护下层的所述后段金属导线层37，防止发生金属层间漏电以及金属腐蚀。同时通过在所述上电极覆盖层上形成通孔，可以方便地使所述后段金属导线层37与后续的金属互连层形成电性连接。
作为示例，所述上电极填充层35具有缓冲腔51，且所述缓冲腔51位于所述上电极层35之间，用于释放应变。如图8中所示，所述上电极填充层35在填充所述U型结构的间隙时，会在所述U型结构中的所述上电极层35之间形成所述缓冲腔51。所述缓冲腔51的存在用于释放周围材料的应变，从而防止在器件结构中的应变堆积造成对电容的损害，如后续薄膜热膨胀挤压会造成电容器圆柱，特别是电容器下电极层变形的现象，这会极大地影响电容器性能。
实施例四
请参阅图10至图22，本发明还提供了一种电容器阵列结构的制造方法，所述电容器阵列结构的制造方法包括如下步骤：
1)提供一半导体衬底31；
2)于所述半导体衬底31的上表面形成交替叠置的牺牲层39及支撑层40；
3)于所述交替叠置的牺牲层39及支撑层40的上表面形成图形化掩膜层41，所述图形化掩膜层41具有多个开孔42，用于定义电容孔43的位置及形状；
4)依据所述图形化掩膜层41刻蚀所述支撑层40及所述牺牲层39，以在所述支撑层40及所述牺牲层39内形成电容孔43；
5)于所述电容孔43内形成下电极层32，所述支撑层40连接所述下电极层32；
6)去除所述牺牲层39，其中，所述支撑层40保留在所述半导体衬底31上；
7)于所述下电极层32的内表面及外表面按照如本发明实施例二中所述的方法制备电容介质结构33，所述电容介质结构33覆盖所述下电极层32；
8)于所述电容介质结构33的外表面形成上电极层34，其中所述上电极层34覆盖所述电容介质结构33；及，
9)于所述上电极层34的外表面形成上电极填充层35，其中，所述上电极填充层35覆盖所述上电极层34并填满所述上电极层34之间的间隙。
在步骤1)中，请参阅图10的S1步骤和图11，提供一半导体衬底31。
作为示例，本实施例在所述半导体衬底31上形成所述电容器阵列结构，所述半导体衬底31可以是工艺中的半导体晶圆，所述半导体晶圆上已事先制备有半导体器件及电性连接结构，以支持本实施例中的所述电容器阵列结构实现其电容器件功能。
在步骤2)中，请参阅图10的S2步骤和图12，于所述半导体衬底31的上表面形成交替叠置的牺牲层39及支撑层40。
作为示例，可以采用原子层沉积工艺或化学气相沉积工艺形成所述牺牲层39及支撑层40。由于本发明所述电容阵列结构设计尺寸很小，对于成膜均匀性及成膜质量要求很高，因此，本实施例选用原子层沉积工艺或化学气相沉积工艺作为成膜工艺，可以确保获得均匀性良好的所述牺牲层39及支撑层40，以确保所形成的所述电容阵列结构的均匀性及良率。
作为示例，所述牺牲层39与所述支撑层40的材料不同，且在同一刻蚀制程中所述牺牲层39的刻蚀速率与所述支撑层40的刻蚀速率不同，具体表现为同一刻蚀制程中，所述牺牲层39的刻蚀速率远远大于所述支撑层40的刻蚀速率，使得当所述牺牲层39被完全去除时，所述支撑层40几乎被完全保留。优选地，在本实施例中，所述牺牲层39可以为多晶硅层，所述支撑层40可以为氮化硅层。
作为示例，所述支撑层40包括顶层支撑层401、所述中间支撑层402及底层支撑层403，所述顶层支撑层401、所述中间支撑层402及所述底层支撑层403均位于所述牺牲层39内，且上下相隔有间距。
在步骤3)中，请参阅图10的S3步骤和图13，于所述交替叠置的牺牲层39及支撑层40的上表面形成图形化掩膜层41，所述图形化掩膜层41具有多个开孔42，用于定义电容孔43的位置及形状。
作为示例，首先，在所述顶层支撑层401的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(譬如，氮化硅硬掩膜层等等)；然后，采用光刻工艺将所述掩膜层图形化，以得到具有所述开孔42的所述图形化掩膜层41。
在步骤4)中，请参阅图10的S4步骤和图14，依据所述图形化掩膜层41刻蚀所述支撑层40及所述牺牲层39，以在所述支撑层40及所述牺牲层39内形成电容孔43。
作为示例，步骤4)的具体方法为：依据所述图形化掩膜层41采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀所述支撑层40及所述牺牲层39，以在所述支撑层40及所述牺牲层39内形成上下贯通的所述电容孔43，所述电容孔43暴露出所述半导体衬底31，如图14所示。
在步骤5)中，请参阅图10中的S5步骤及图15，于所述电容孔43内形成下电极层32，所述支撑层40连接所述下电极层32。
作为示例，首先，采用原子层沉积工艺或化学气相沉积工艺于所述电容孔43的侧壁及底部，以及所述牺牲层39的上表面沉积下电极材料层，所述下电极材料层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(TiN)、硅化钛(TixSiy)或硅氮化钛(TiSixNy)；然后，再采用刻蚀工艺去除位于所述牺牲层39上表面的所述下电极材料层，保留的位于所述电容孔43的侧壁及底部的所述下电极材料层即为所述下电极层32。
在步骤6)中，请参阅图10中的S6步骤及图16至图17，去除所述牺牲层39，其中，所述支撑层40保留在所述半导体衬底31上。
作为示例，步骤6)包括如下步骤：
6-1)于所述顶层支撑层401内形成第一开口401a，所述第一开口401a暴露出所述牺牲层39位于所述顶层支撑层401与所述中间支撑层402之间的第一部分；
6-2)依据所述第一开口401a，采用湿法刻蚀工艺去除所述牺牲层39位于所述顶层支撑层401与所述中间支撑层402之间的第一部分；
6-3)于所述中间支撑层402内形成第二开口，所述第二开口暴露出所述牺牲层39位于所述中间支撑层402与所述半导体衬底31之间的第二部分；及，
6-4)依据所述第二开口，采用湿法刻蚀工艺去除所述牺牲层39位于所述中间支撑层402与所述半导体衬底31之间的第二部分及所述底层支撑层403与所述第二开口相对应部分，以在所述底层支撑层403内形成第三开口。
作为示例，步骤6-2)中，一个所述第一开口401a仅与一个所述电容孔交叠，或者一个所述第一开口401a同时与多个所述电容孔交叠；步骤6-4)中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第二开口同时与多个所述电容孔交叠。
在步骤7)中，请参阅图10中的S7步骤及图18，于所述下电极层32的内表面及外表面按照如本发明实施例二中所述的方法制备所述电容介质结构33，所述电容介质结构33覆盖所述下电极层32。
作为示例，所述电容介质结构33是由本发明实施例二中所述的电容介质结构制备方法所制备的如本发明实施例一中所述的电容介质结构。所述电容介质结构在提高介电常数，优化器件电容性能的同时，也使器件的低漏电性能得到提升。
在步骤8)中，请参阅图10中的S8步骤及图19，于所述电容介质结构33的外表面形成上电极层34，其中所述上电极层34覆盖所述电容介质结构33。
作为示例，所述上电极层34的材料可以包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在步骤9)中，请参阅图10中的S9步骤及图20，于所述上电极层34的外表面形成上电极填充层35，其中，所述上电极填充层35覆盖所述上电极层34并填满所述上电极层34之间的间隙。
作为示例，所述上电极填充层35的材料包含硼掺杂锗硅。本发明采用硼掺杂锗硅层作为所述上电极填充层35，可以降低工艺温度，从而降低热预算对所述电容介质结构33的影响；同时，由于所述上电极填充层35中有锗，锗可以提高载流子移动速率，从而可以降低所述上电极填充层35的电阻值。
作为示例，所述上电极填充层35形成有缓冲腔51，且所述缓冲腔51位于所述上电极层35之间，用于释放应变。如实施例三中所述，所述缓冲腔51的存在用于释放周围材料的应变，从而防止在器件结构中的应变堆积造成对电容的损害，如后续薄膜热膨胀挤压会造成电容器圆柱，特别是电容器下电极层变形的现象，这会极大地影响电容器性能。
作为示例，形成所述后段金属导线层37之前，还包括：于所述上电极填充层35的上表面形成上电极连接层36，所述上电极连接层36用于避免所述上电极填充层35与所述后段金属导线层37剥离，所述上电极连接层36的材料包含硼掺杂多晶硅。请参阅图21，在所述上电极填充层35的上表面形成上电极连接层36，所述上电极连接层36不但可以使所述后段金属导线层37的连接更为牢固，防止剥离；同时，所述上电极连接层36的材料包含硼掺杂多晶硅，其自身不含锗元素，也能防止所述上电极填充层35中的锗元素扩散，影响后续工艺制程。
作为示例，步骤9)之后，还包括：于所述上电极填充层35上形成后段金属导线层37。请参阅图22，作为本发明的优选方案，在所述上电极填充层35的上表面形成上电极连接层36后，于所述上电极填充层35上形成后段金属导线层37。
作为示例，形成所述后段金属导线层37之后，还包括：于所述后段金属导线层37的上表面形成上电极覆盖层38，所述上电极覆盖层38的材料包含氧化硅。请参阅图9，通过所述上电极覆盖层38可以有效保护下层的所述后段金属导线层37，防止发生金属层间漏电以及金属腐蚀。同时通过在所述上电极覆盖层38上形成通孔，可以方便地使所述后段金属导线层37与后续的金属互连层形成电性连接。
综上所述，本发明提供了一种电容介质结构、电容器阵列结构及制备方法，所述电容器阵列结构的制造方法包括如下步骤：1)提供一半导体衬底；2)于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层；3)于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开孔，用于定义电容孔的位置及形状；4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；6)去除所述牺牲层，其中，所述支撑层保留在所述半导体衬底上；7)于所述下电极层的内表面及外表面按照如权利要求7所述的方法制备电容介质结构，所述电容介质结构覆盖所述下电极层；8)于所述电容介质结构的外表面形成上电极层，其中所述上电极层覆盖所述电容介质结构；及，9)于所述上电极层的外表面形成上电极填充层，其中，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙。所述电容介质结构通过引入高介电常数材料及低漏电材料，获得了相比现有技术具有更优的高电容值与低漏电性能的电容介质结构；基于本发明所提供的电容介质结构所制备的电容器阵列结构具有更高的电容值及更好的抗漏电性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (28)

1.一种电容介质结构，形成于下电极层和上电极层之间，其特征在于，所述电容介质结构包括：
多晶型电容介质层、中间层禁带宽度层、侧边禁带宽度层和掺杂型电容介质层，所述中间层禁带宽度层间设于所述多晶型电容介质层和所述掺杂型电容介质层之间，所述侧边禁带宽度层间设于所述下电极层和所述多晶型电容介质层之间，所述中间层禁带宽度层的禁带宽度大于所述侧边禁带宽度层的禁带宽度；其中，
所述掺杂型电容介质层包括本征材料层及掺杂物，所述本征材料层与所述多晶型电容介质层的材料相同，且所述掺杂物的介电常数大于所述多晶型电容介质层的介电常数；
所述侧边禁带宽度层包含氧化铝层，所述掺杂型电容介质层包含掺杂氧化钡的氧化锆层。
2.根据权利要求1所述的电容介质结构，其特征在于，所述多晶型电容介质层包含氧化锆层，所述中间层禁带宽度层包含氧化硅层，构成所述下电极层的材料包含氮化钛。
3.根据权利要求1所述的电容介质结构，其特征在于，所述电容介质结构还包括缓冲型电容介质层，间设于所述中间层禁带宽度层和所述掺杂型电容介质层之间。
4.根据权利要求3所述的电容介质结构，其特征在于，所述多晶型电容介质层包括多晶氧化层，所述缓冲型电容介质层包括非晶型氧化层。
5.根据权利要求4所述的电容介质结构，其特征在于，所述电容介质结构的总厚度介于4nm至10nm之间，所述掺杂型电容介质层的厚度占所述电容介质结构总厚度的8%-15%，所述侧边禁带宽度层的厚度占所述电容介质结构总厚度的1%-4%，所述中间层禁带宽度层的厚度占所述电容介质结构总厚度的1%-3%，所述多晶型电容介质层的厚度占所述电容介质结构总厚度的63%-80%，所述缓冲型电容介质层的厚度占所述电容介质结构总厚度的10%-15%。
6.一种电容介质结构的制造方法，其特征在于，包括如下步骤：
1）提供一具有下电极层的载体；
2）在所述下电极层的表面上形成侧边禁带宽度层、多晶型电容介质层、中间层禁带宽度层和掺杂型电容介质层，所述侧边禁带宽度层间设于所述下电极层和所述多晶型电容介质层之间，所述中间层禁带宽度层间设于所述多晶型电容介质层和所述掺杂型电容介质层之间；其中，
所述掺杂型电容介质层的材料包括本征材料及掺杂物，所述本征材料与所述多晶型电容介质层的材料相同，且所述掺杂物的介电常数大于所述多晶型电容介质层的介电常数，所述侧边禁带宽度层包含氧化铝层，所述掺杂型电容介质层包含掺杂氧化钡的氧化锆层；及，
3）在所述掺杂型电容介质层上形成上电极层。
7.根据权利要求6所述的电容介质结构的制造方法，其特征在于，所述中间层禁带宽度层的禁带宽度大于所述侧边禁带宽度层的禁带宽度。
8.根据权利要求6所述的电容介质结构的制造方法，其特征在于：所述多晶型电容介质层的材料包含氧化锆，所述中间层禁带宽度层的材料包含氧化硅。
9.根据权利要求6所述的电容介质结构的制造方法，其特征在于，在形成所述掺杂型电容介质层之前，还包括在所述中间层禁带宽度层的上表面形成缓冲型电容介质层的步骤，所述缓冲型电容介质层的材料包含氧化锆层。
10.根据权利要求9所述的电容介质结构的制造方法，其特征在于，所形成的所述多晶型电容介质层的材料包括结晶氧化锆，所形成的所述缓冲型电容介质层的材料包括非晶氧化锆。
11.根据权利要求9所述的电容介质结构的制造方法，其特征在于，所形成的所述电容介质结构的总厚度介于4nm至10nm之间，所形成的所述掺杂型电容介质层的厚度占所述电容介质结构总厚度的8%-15%，所形成的所述侧边禁带宽度层的厚度占所述电容介质结构总厚度的1%-4%，所形成的所述中间层禁带宽度层的厚度占所述电容介质结构总厚度的1%-3%，所形成的所述多晶型电容介质层的厚度占所述电容介质结构总厚度的63%-80%，所形成的所述缓冲型电容介质层的厚度所占所述电容介质结构总厚度的10%-15%。
12.根据权利要求6所述的电容介质结构的制造方法，其特征在于，所述电容介质结构由低压化学气相沉积或原子层沉积制备。
13.根据权利要求9所述的电容介质结构的制造方法，其特征在于，制备所述掺杂型电容介质层的制程气体包括含有锆元素以及铌、铪、钛、锗或钡元素的气相物质，制备所述多晶型电容介质层和所述缓冲型电容介质层的制程气体包括含有锆元素的气相物质，制备所述侧边禁带宽度层的制程气体包括含有铝元素的气相物质，制备所述中间层禁带宽度层的制程气体包括含有硅元素的气相物质，制程压力介于0.1Torr~2.0Torr之间，制程温度介于200℃~400℃之间。
14.根据权利要求6所述的电容介质结构的制造方法，其特征在于，构成所述下电极层和所述上电极层的材料包含氮化钛。
15.一种电容器阵列结构，其特征在于，所述电容器阵列结构设置于半导体衬底上，所述电容器阵列结构包括：
下电极层，连接所述半导体衬底，且所述下电极层的截面形状包括U型；
如权利要求1所述的电容介质结构，覆盖于所述下电极层的内表面及外表面；
上电极层，覆盖于所述电容介质结构的外表面；及，
上电极填充层，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙。
16.根据权利要求15所述的电容器阵列结构，其特征在于，所述上电极填充层的材料包含硼掺杂锗硅。
17.根据权利要求15所述的电容器阵列结构，其特征在于，所述电容器阵列结构包括上电极连接层，覆盖于所述上电极填充层的外表面，所述上电极连接层的材料包含硼掺杂多晶硅。
18.根据权利要求17所述的电容器阵列结构，其特征在于，所述电容器阵列结构包括后段金属导线层，覆盖于所述上电极连接层的外表面，所述后段金属导线层的材料包含钨。
19.根据权利要求18所述的电容器阵列结构，其特征在于，所述电容器阵列结构包括上电极覆盖层，覆盖于所述后段金属导线层的外表面，所述上电极覆盖层的材料包含氧化硅。
20.根据权利要求15所述的电容器阵列结构，其特征在于，所述上电极填充层具有缓冲腔，且所述缓冲腔位于所述上电极层之间，用于释放应变。
21.一种电容器阵列结构的制造方法，其特征在于，所述电容器阵列结构的制造方法包括如下步骤：
1）提供一半导体衬底；
2）于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层；
3）于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开孔，用于定义电容孔的位置及形状；
4）依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5）于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6）去除所述牺牲层，其中，所述支撑层保留在所述半导体衬底上；
7）于所述下电极层的内表面及外表面按照如权利要求6所述的方法制备电容介质结构，所述电容介质结构覆盖所述下电极层；
8）于所述电容介质结构的外表面形成上电极层，其中，所述上电极层覆盖所述电容介质结构；及，
9）于所述上电极层的外表面形成上电极填充层，其中，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙。
22.根据权利要求21所述的电容器阵列结构的制造方法，其特征在于：步骤6）包括如下步骤：
6-1）于顶层支撑层内形成第一开口，所述第一开口暴露出所述牺牲层位于所述顶层支撑层与中间支撑层之间的第一部分；
6-2）依据所述第一开口，采用湿法刻蚀工艺去除所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第一部分；
6-3）于所述中间支撑层内形成第二开口，所述第二开口暴露出所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分；及，
6-4）依据所述第二开口，采用湿法刻蚀工艺去除所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分及底层支撑层与所述第二开口相对应部分，以在所述底层支撑层内形成第三开口。
23.根据权利要求22所述的电容器阵列结构的制造方法，其特征在于：步骤6-2）中，一个所述第一开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠；步骤6-4）中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第二开口同时与多个所述电容孔交叠。
24.根据权利要求21至23中任一项所述的电容器阵列结构的制造方法，其特征在于：形成所述上电极填充层的材料包含硼掺杂锗硅。
25.根据权利要求21至23中任一项所述的电容器阵列结构的制造方法，其特征在于，所述上电极填充层形成有缓冲腔，且所述缓冲腔位于所述上电极层之间，用于释放应变。
26.根据权利要求21至23中任一项所述的电容器阵列结构的制造方法，其特征在于：步骤9）之后，还包括：于所述上电极填充层上形成后段金属导线层。
27.根据权利要求26所述的电容器阵列结构的制造方法，其特征在于：形成所述后段金属导线层之前，还包括：于所述上电极填充层的上表面形成上电极连接层，所述上电极连接层用于避免所述上电极填充层与所述后段金属导线层剥离，所述上电极连接层的材料包含硼掺杂多晶硅。
28.根据权利要求26所述的电容器阵列结构的制造方法，其特征在于：形成所述后段金属导线层之后，还包括：于所述后段金属导线层的上表面形成上电极覆盖层，所述上电极覆盖层的材料包含氧化硅。
CN201810895286.2A 2018-08-08 2018-08-08 电容介质结构、电容器阵列结构及制备方法 Active CN109003974B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810895286.2A CN109003974B (zh) 2018-08-08 2018-08-08 电容介质结构、电容器阵列结构及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810895286.2A CN109003974B (zh) 2018-08-08 2018-08-08 电容介质结构、电容器阵列结构及制备方法

Publications (2)

Publication Number Publication Date
CN109003974A CN109003974A (zh) 2018-12-14
CN109003974B true CN109003974B (zh) 2023-09-29

Family

ID=64595763

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810895286.2A Active CN109003974B (zh) 2018-08-08 2018-08-08 电容介质结构、电容器阵列结构及制备方法

Country Status (1)

Country Link
CN (1) CN109003974B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527806A (zh) * 2017-09-29 2017-12-29 睿力集成电路有限公司 介电薄膜、介电层结构及制作方法
CN107785328A (zh) * 2016-08-24 2018-03-09 恩智浦美国有限公司 具有谐波控制的功率晶体管
CN107910327A (zh) * 2017-11-07 2018-04-13 睿力集成电路有限公司 电容器阵列结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1251530A3 (en) * 2001-04-16 2004-12-29 Shipley Company LLC Dielectric laminate for a capacitor
US7679124B2 (en) * 2004-07-28 2010-03-16 Samsung Electronics Co., Ltd. Analog capacitor and method of manufacturing the same
US8481384B2 (en) * 2011-02-23 2013-07-09 Intermolecular, Inc. Method for producing MIM capacitors with high K dielectric materials and non-noble electrodes
US9178006B2 (en) * 2014-02-10 2015-11-03 Intermolecular, Inc. Methods to improve electrical performance of ZrO2 based high-K dielectric materials for DRAM applications
TW201637172A (zh) * 2015-04-14 2016-10-16 國立交通大學 記憶體結構

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107785328A (zh) * 2016-08-24 2018-03-09 恩智浦美国有限公司 具有谐波控制的功率晶体管
CN107527806A (zh) * 2017-09-29 2017-12-29 睿力集成电路有限公司 介电薄膜、介电层结构及制作方法
CN107910327A (zh) * 2017-11-07 2018-04-13 睿力集成电路有限公司 电容器阵列结构及其制造方法

Also Published As

Publication number Publication date
CN109003974A (zh) 2018-12-14

Similar Documents

Publication Publication Date Title
US11075215B2 (en) Memory arrays and methods used in forming a memory array
US9881929B1 (en) Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9570463B1 (en) Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US7439128B2 (en) Method of creating deep trench capacitor using a P+ metal electrode
US5741734A (en) Capacitor structure for semiconductor device and method of manufacturing the same
KR100715267B1 (ko) 스택형 반도체 장치 및 그 제조 방법
KR101221155B1 (ko) 다이오드, 및 다이오드 형성 방법
JP4563655B2 (ja) 半導体装置及びその製造方法
WO2020167457A1 (en) Memory arrays and methods used in forming a memory array
US20240170486A1 (en) Integrated circuit devices including transistor stacks having different threshold voltages and methods of forming the same
US20220320107A1 (en) Semiconductor structure and method for forming the same, and memory and method for forming the same
CN109003974B (zh) 电容介质结构、电容器阵列结构及制备方法
US5893980A (en) Semiconductor device capacitor fabrication method
CN208674112U (zh) 电容介质结构及电容器阵列结构
US7144770B2 (en) Memory cell and method for fabricating it
KR100398567B1 (ko) 반도체장치의 제조방법
US20220328513A1 (en) Memory device and method of fabricating the same
TWI762270B (zh) 記憶體元件及其製造方法
US8975682B2 (en) Integrated circuit comprising a capacitor with HSG metal electrodes
KR20010008604A (ko) 고집적 반도체장치의 하부전극 형성방법
KR100307294B1 (ko) 반도체장치의제조방법
KR100275938B1 (ko) 캐패시터형성방법
US6204121B1 (en) Method for bottom electrode of capacitor
US6200877B1 (en) Method of forming a charge storage electrode having a selective hemispherical grains silicon film in a semiconductor device
KR20010001685A (ko) 저저항 콘택을 가지는 반도체장치 및 그 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant