KR20010001685A - 저저항 콘택을 가지는 반도체장치 및 그 형성방법 - Google Patents

Abstract

본 발명은 메모리 반도체장치 및 형성방법에 관한 것으로서,

반도체장치는 트랜지스터와 캐패시터를 구비하여 이루어지는 셀을 형성하면서 트랜지스터의 소오스 전극과 캐패시터의 스토리지 전극을 연결하는 콘택 플러그의 재질로 불순물이 도핑된 실리콘-게르마늄 합금을 사용하는 것을 특징으로 하고,

반도체장치 형성방법은, 트랜지스터의 게이트 소오스 드레인이 형성된 상태에서 그 위에 층간 절연막을 형성하는 단계, 소오스 영역 위에 상기 층간 절연막을 통과하는 콘택홀을 형성하고, 불순물이 도핑된 실리콘-게르마늄 층을 형성한 다음, 포토리소그래피와 식각 과정으로 스토리지 전극을 패터닝하고 유전막과 상층 플래이트 전극층을 형성하고 패터닝하여 캐패시터를 완성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.

Description

저저항 콘택을 가지는 반도체장치 및 그 형성방법{Small resistant contact and method of manufacturing them}

본 발명은 캐패시터의 저저항 콘택을 가지는 반도체장치 및 그 형성방법에 관한 것으로서, 보다 상세하게는 캐패시터의 콘택 플러그의 재질 변경을 통해 그 저항값을 줄인 캐패시터의 저저항 콘택을 가지는 반도체장치 및 그 형성방법에 관한 것이다.

현재의 DRAM은 대개 하나의 트랜지스터와 하나의 캐패시터로 하나의 셀을 형성한다. 상기 셀은 게이트 전극이 워드 라인에, 드레인 전극이 데이터 라인에 연결되고, 캐패시터는 소오스 영역에서 위로 콘택을 형성하고 캐패시터의 한 플래이트를 이루는 스토리지 전극을 형성하여 이루게 된다. 그런데, 반도체장치의 고집적화 경향에 따라 하나의 셀이 차지하는 웨이퍼 상의 면적은 점차 줄어들고 하나의 셀에서 저전압 고속의 동작 특성을 가질 수 있도록 캐패시터의 충분한 정전용량을 확보하는 문제는 고집적 반도체장치에서는 중요한 문제가 되고 있다.

주로 문제가 되는 것은 캐패시터의 스토리지 전극의 실질적인 면적이다. 정전용량은 도체 사이의 유전체의 유전률에 비례하고, 면적에 비례하며 도체 사이의 간격에 반비례하므로 스토리지의 구조를 입체화 하고 표면에 HSG(Hemispeherical grain)을 형성하는 등의 연구를 통해 좁은 면적에도 높은 정전용량을 얻을 수 있게 되었다.

그런데 정정용량에는 캐패시터에 걸리는 전압도 중요하다. 그 전압은 트랜지스터 단자를 통해 인가되는데 전압이 인가되는 과정에서 스토리지 전극에 걸려야 할 전압이 경로상의 저항에 의해 줄어드는 문제가 발생한다. 콘택이 그 전압을 소모시키는 중대한 역할을 하고 있으므로 문제가 된다.

좁은 면적을 활용하기 위해 반도체 장치는 점차 복층화 입체화된 구조를 갖게 되며 이에 따라 트랜지스터의 소오스 영역과 캐패시터의 스토리지 전극을 연결시키는 콘택의 깊이는 깊어지고 반면 좁은 면적으로 인하여 콘택이 차지할 수 있는 면적은 작아지며 따라서 어스펙트 비율은 점차 커지고 있다.

이런 추세가 가속되면서 콘택의 전기저항은 늘어나고 이에 소모되는 전압의 크기가 커지므로 콘택의 저항문제가 부각되고 있다. 종래에는 콘택은 단순히 도체층과 도체층을 연결하는 단순한 기능만을 담당하며 그 저항은 고려사항이 아니었으나 앞서 언급한 좁은 면적과 늘어난 깊이에 따라 그 저항이 중요한 고려사항이 된 것이다. 그러나 형태상 높은 어스팩트 비율은 현재의 반도체 기억장치의 구조상 불가피한 면이 있으므로 캐패시터의 용량을 늘리기 위해 표면적을 늘리는 것과 같은 공정을 채택할 수는 없다.

종래 콘택과 스토리지 전극의 형성과정을 도면을 참조하면서 살펴보면, 우선 도1과 같이 웨이퍼 기판(10) 상의 트랜지스터 구조에 층간 절연막(12)을 형성하고 여기에 소오스 영역과 스토리지 전극을 연결시킬 콘택홀(13)을 식각으로 형성한다. 그리고 도2와 같이 층간 절연막(12)층 위로 도전층(14)을 CVD를 통해 증착한다. 이 때 도전층(14)은 주로 인이 포함된 아몰퍼스 실리콘이 된다. 도전층(14)이 형성될 때 콘택홀(13)은 도전물질로 채워져 콘택 플러그를 이루고 층간 절연막(12) 위로도 일정 두께 도전층(14)이 형성된다.

이렇게 형성된 도전층을 포토리소그래피 및 식각을 이용하여 패터닝하여 도3의 상태를 이루게 한다. 이때 이루어진 패턴은 콘택과 이어지는 스토리지 전극(16)을 형성하는 패턴이다. 이 패턴이 생성된 상태에서 도4와 같이 패턴 표면에 HSG(17) 를 성장시키고 도5와 같이 유전막(18)과 플래이트 폴리(19)를 증착시키고 패터닝하여 캐패시터를 완성하게 된다.

그런데 콘택을 위한 재질로 인이 도핑된 아몰퍼스 실리콘을 적층하여 사용하는 경우 형태적인 측면에서 앞서 언급한 이유로 고저항을 나타내는 것 외에도 재질면에서도 저항을 낮추기 어렵게 된다. 즉, 인과 같은 불순물의 도핑은 용해도의 한계가 있으므로 불순물의 농도를 높이는 방법으로 도전성을 늘려 나가는 데는 한계가 있고, 입자구조상 캐리어의 이동도가 매우 낮아 결국 높은 저항으로 인한 소자의 전압특성이 나빠지고, 동작의 지연시간이 늘어나는 문제가 커지게 된다.

본 발명은 스토리지 전극을 형성하면서 층간 절연막을 통과하는 콘택으로 스토리지 전극과 동일한 고저항 재질인 인함유 아몰퍼스 실리콘을 사용함으로써 발생하는 고저항의 문제 및 이와 연결된 소자의 동작특성의 악화를 방지할 수 있는 새로운 재질의 콘택 플러그를 가지는 반도체장치 및 그 형성방법을 제공하는 것을 목적으로 한다.

도1 내지 도5는 종래기술에 따른 것으로, 도1은 트랜지스터 구조 위에 층간 절연막을 형성하고 콘택홀을 식각으로 형성한 단계를 나타내는 도면이다.

도2는 도1의 층간 절연막층 위로 도전층을 CVD를 통해 증착시킨 단계를 나타내는 도면이다.

도3은 도2의 도전층을 포토리소그래피 및 식각을 이용하여 패터닝한 단계를 나타내는 도면이다.

도4는 도3의 패턴이 형성된 상태에서 패턴 표면에 HSG 를 성장시킨 단계를 나타내는 도면이다.

도5는 도4의 스토리지 전극 패턴 위에 유전막과 플래이트 폴리를 증착시키고 패터닝한 상태를 나타내는 도면이다.

도6 내지 도11은 본 발명에 따른 것으로, 도6은 웨이퍼 기판에 트랜지스터 구조를 형성한 다음 층간절연막을 적층하고 콘택홀을 형성한 단계를 나타내는 도면이다.

도7은 도6의 상태에서 불순물이 도핑된 실리콘-게르마늄 층을 적층한 상태를 나타내는 도면이다.

도8는 도7의 상태에서 층간 절연막 위쪽의 실리콘-게르마늄 막을 CMP 기법으로 제거한 단계를 나타낸다.

도9는 도8의 상태에서 불순물이 포함된 아몰퍼스 실리콘막을 형성하고 포토리소그래피와 식각을 이용하여 스토리지 전극을 패터닝하여 형성한 단계를 나타낸다.

도10은 도9의 상태에서 HSG 공정을 통해 스토리지 전극 표면에 HSG를 형성한 단계를 나타내는 것이다.

도11은 도10의 단계에서 스토리지 전극 위로 유전막과 플래이트 전극을 이룰 도전체막을 형성하고 패터닝을 통해 캐패시터 구조를 완성한 상태를 나타내는 도면이다.

※ 도면 주요부분에 대한 부호의 설명

10,20: 웨이퍼 12,22: 층간 절연막

13,23: 콘택홀 14: 도전층

16,26: 스토리지 전극 17,27: HSG

18,28: 유전막 19: 플래이트 폴리

24: 실리콘-게르마늄 막 25: 플러그

29: 플래이트 전극

상기 목적을 달성하기 위한 본 발명의 반도체장치는 트랜지스터와 캐패시터를 구비하여 이루어지는 셀을 형성하면서 트랜지스터의 소오스 전극과 캐패시터의 스토리지 전극을 연결하는 콘택 플러그의 재질로 불순물이 도핑된 실리콘-게르마늄 합금을 사용하는 것을 특징으로 한다.

본 발명에서 콘택 플러그의 재질을 실리콘-게르마늄 합금으로 하기 위해서 캐패시터를 형성하는 스토리지 전극을 동일한 재질로 형성할 수도 있으나 대개는 스토리지 전극의 표면을 넓히기 위해 HSG공정을 수행하는데 HSG의 성장은 다결정구조의 하층막에서는 잘 이루어지지 않으므로 종래와 같은 인이 도핑된 아몰퍼스 실리콘 재질로 형성하는 것이 바람직하다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 형성방법은, 트랜지스터의 게이트 소오스 드레인이 형성된 상태에서 그 위에 층간 절연막을 형성하는 단계, 소오스 영역 위에 상기 층간 절연막을 통과하는 콘택홀을 형성하고, 불순물이 도핑된 실리콘-게르마늄 층을 형성한 다음, 포토리소그래피와 식각 과정으로 스토리지 전극을 패터닝하고 유전막과 상층 플래이트 전극층을 형성하고 패터닝하여 캐패시터를 완성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.

본 발명에서 스토리지 전극을 형성한 상태에서 캐패시터를 완성하기 위해서는 유전막 즉, 절연막을 위에 적층하고 다시 플래이트 전극을 형성하게 된다. 절연막으로는 실리콘 산화막과 실리콘 질화막의 이중막, 산화막 질화막 산화막의 삼중구조 막을 사용할 수 있으며, 오산화 탄탈륨(Ta₂O₅), BST등을 사용하게 된다.

본 발명의 방법에서 스토리지 전극은 콘택 플러그를 형성하는 불순물이 도핑된 실리콘-게르마늄 층을 패터닝하는 방법으로 이루어질 수도 있고, 만약 스토리지 전극을 종래와 같은 불순물이 도핑된 아몰퍼스 실리콘으로 형성할 경우에는 일단 불순물이 도핑된 실리콘-게르마늄으로 플러그를 형성하면서 적층을 한 다음 CMP( Chemical Mechanical Polishing)등의 기법으로 층간 절연막 위쪽의 불순물이 도핑된 실리콘-게르마늄 층을 제거한 다음 다시 불순물이 도핑된 아몰퍼스 실리콘층을 형성하고 패터닝하는 방법을 사용하면 된다.

이하 도면을 참조하면서 본 발명의 반도체장치를 형성하기 위한 공정을 통해 본 발명의 캐패시터의 저저항 콘택을 가진 반도체장치와 그 형성방법을 좀 더 상세히 설명하기로 한다.

도6은 웨이퍼 기판(20)에 소오스, 게이트, 드레인이 형성된 상태에서 층간절연막(22)을 적층하고 소오스 위쪽에 층간 절연막을 통과하는 콘택홀(23)을 형성한 단계를 나타낸다.

도7은 도6의 상태에서 불순물이 도핑된 실리콘-게르마늄 막(24)을 적층한 단계를 나타낸다. 불순물로는 인이나 비소 등을 사용할 수 있으며, 적층하는 방법으로는 일단 실리콘-게르마늄을 LPCVD로 적층한 다음 불순물을 첨가시키는 방식을 사용할 수도 있으나, IN SITU로 불순물과 실리콘 및 게르마늄이 포함된 가스를 공급하면서 이들 가스의 반응으로 통해 불순물이 도핑된 고상의 실리콘-게르마늄막을 형성하는 LPCVD방법을 사용하는 것이 바람직하다. 실리콘의 소오스(source) 가스로는 SiH₄가 주로 사용되며 게르마늄의 소오스 가스로는 GeH₄를 사용하면 된다. 공정 온도는 500℃ 내지 600℃ 정도로 실리콘막을 형성하는 경우와 유사하다. 본 실시예에서는 실리콘-게르마늄 막을 아몰퍼스 상으로 형성된 것을 사용하는 것을 전제한 것이나 주변 막질이나 전후의 공정을 참작하고 열응력 등을 고려하여 다결정상으로 형성할 수도 있다.

도8는 도7의 상태에서 층간 절연막(22) 위쪽의 실리콘-게르마늄 막(24)을 CMP 기법으로 제거한 단계를 나타낸다. 실리콘-게르마늄 막은 콘택을 이루는 플러그(25)만 남겨진다. 막을 전반적으로 제거하는 방법으로는 CMP 외에 비등방성의 드라이 에칭 등을 사용할 수 있다. 그리고 HSG 공정을 사용하여 캐패시터를 형성할 스토리지 전극의 면적을 확장할 필요가 없는 경우에는 실리콘-게르마늄 막을 제거하지 않고 바로 패터닝하여 사용할 수도 있으므로 이 단계는 생략될 수 있다.

도9는 도8의 상태에서 불순물이 포함된 아몰퍼스 실리콘막을 형성하고 포토리소그래피와 식각을 이용하여 스토리지 전극(26)을 패터닝하여 형성한 단계를 나타낸다. 도8의 단계가 생략된 경우라면 바로 실리콘-게르마늄 막을 패터닝하면 된다.

도10은 도9의 상태에서 HSG 공정을 통해 스토리지 전극(26) 표면에 HSG(27)를 형성한 단계를 나타내는 것이다. 실리콘-게르마늄 막을 사용하는 경우에는 HSG의 형성 단계는 생략된다.

도11은 도10의 단계에서 스토리지 전극(26) 위로 유전막(28)과 플래이트 전극(29)을 이룰 도전체막을 형성하고 패터닝을 통해 캐패시터 구조를 완성한 상태를 나타내는 도면이다. 이때 유전막으로는 유전율이 높은 재료를 사용하는 것이 바람직한데 실리콘 산화막과 실리콘 질화막을 복층 혹은 삼층으로 적층한 복층막, 오산화 탄탈륨막, BST막 등을 사용하는 경우가 많고, 플래이트 전극으로는 폴리실리콘을 사용하는 경우가 많다.

본 발명에 따르면 고집적 복층화된 반도체장치에서 콘택에 의한 저항을 감소시켜 콘택과 연결된 캐패시터의 인가전압 강하를 막을 수 있고 따라서 인가전압 강하로 인한 소자의 동작전압 특성의 저하 및 지연시간의 문제를 개선할 수 있게 된다.

Claims (8)

1. 트랜지스터와 캐패시터를 구비하여 이루어지는 셀을 형성하면서 트랜지스터의 소오스 전극과 캐패시터의 스토리지 전극을 연결하는 콘택 플러그의 재질로 불순물이 도핑된 실리콘-게르마늄 합금을 사용하는 것을 특징으로 하는 반도체장치.
2. 제 1 항에 있어서,

   상기 스토리지 전극은 불순물이 도핑된 아몰퍼스 실리콘으로 이루어지고 그 표면에 HSG(Hemispherical grain)가 형성된 것을 특징으로 하는 반도체장치.
3. 제 1 항에 있어서,

   상기 스토리지 전극은 상기 콘택과 동일한 재질로 이루어지는 것을 특징으로 하는 반도체장치.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 스토리지 전극에 사용된 불순물은 인(P)이며, 상기 스토리지 전극 위에는 상기 캐패시터의 유전막으로 재질이 다른 절연막을 복수로 적층하여 사용하는 것을 특징으로 하는 반도체장치.
5. 트랜지스터의 게이트 소오스 드레인이 형성된 상태에서 그 위에 층간 절연막을 형성하는 단계,

   소오스 영역 위에 상기 층간 절연막을 통과하는 콘택홀을 형성하는 단계,

   불순물이 도핑된 실리콘-게르마늄 층을 형성하는 단계,

   포토리소그래피와 식각 과정으로 스토리지 전극을 패터닝하는 단계 및

   유전막과 상층 플래이트 전극층을 형성하고 패터닝하여 캐패시터를 완성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체장치 형성방법.
6. 제 5 항에 있어서,

   상기 스토리지 전극을 패터닝하는 단계에 앞서 상기 층간 절연막 위에 적층된 상기 실리콘-게르마늄 층을 제거하고 새로운 도전층을 적층하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 반도체장치 형성방법.
7. 제 6 항에 있어서,

   상기 실리콘-게르마늄 층의 제거는 CMP를 이용하는 것을 특징으로 하는 반도체장치 형성방법.
8. 제 6 항 또는 제 7 항에 있어서,

   상기 스토리지 전극을 패터닝하는 단계 다음에는 상기 스토리지 전극 표면에 HSG를 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 반도체장치 형성방법.