JPH1012568A

JPH1012568A - 半導体装置およびその製造方法

Info

Publication number: JPH1012568A
Application number: JP8163294A
Authority: JP
Inventors: Shizunori Oyu; 静憲大湯; Yoshifumi Kawamoto; 佳史川本; Nobuyoshi Kobayashi; 伸好小林; Shinichi Fukada; 晋一深田; Takuya Fukuda; 琢也福田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-06-24
Filing date: 1996-06-24
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】ホトリソグラフィーの合わせずれやドライエッ
チングのオーバーエッチングによる素子分離用絶縁膜の
削れ、およびｐｎ接合リークの発生を防止する。【解決手段】素子分離用の絶縁膜２に囲まれた領域内
の、ｐｎ接合によって規定された拡散層４の表面にシリ
サイド層１４を形成し、このシリサイド層１４上に形成
された導電体膜１５を、この導電体膜１５を形成した後
に形成された電極間絶縁膜５によって包囲するととも
に、これら導電体膜１５と電極間絶縁膜５の上面を平坦
にする。【効果】ｐｎ接合によって規定された領域への電気的接
続に必要な工程は簡便になり、かつ、ｐｎ接合リークの
少ない信頼性の高い半導体装置が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、詳しくは、ｐｎ接合の漏洩電流およ
び動作時における消費電力が少ない半導体装置、および
このような半導体装置を、簡便な工程で容易に製造する
ことができる半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、例えば特公平１−３５５０５号に
は、絶縁膜によって素子分離された領域内に形成され
た、ｐｎ接合によって包囲された部分への電気的接続を
行なうために、電極間絶縁膜を全面に堆積した後、通常
のホトリソグラフィー法およびドライエッチング法を用
いて、この電極間絶縁膜の所定部分にコンタクト孔を形
成し、さらに導電体膜を全面に形成した後、通常のホト
リソグラフィー法およびドライエッチング法を用いて所
定の形状に加工して、電極・配線を形成する方法が記載
されている。

【０００３】また、特開昭５７−１４５３４０号には、
コンタクト孔を同様な方法で形成した後、コンタクト孔
内のみに電極・配線用の導電体を選択的に埋め込み、さ
らに電極・配線用の導電体膜を全面に形成した後、上記
方法と同様に、通常のホトリソグラフィー法およびドラ
イエッチング法を用いて所定の形状に加工して、電極・
配線を形成する方法が記載されている。

【０００４】さらに、特開平５−２２６４８０号には、
コンタクト孔を同様な方法で形成した後、コンタクト孔
を含む全面に電極・配線用の導電体を堆積し、表面の平
坦化を行なってコンタクト孔内のみに上記導電体を残し
てコンタクト孔を埋め込み、さらに電極・配線用の導電
体を全面に堆積した後、上記方法と同様の方法を用いて
所定の形状に加工して電極・配線を形成する方法が記載
されている。

【０００５】

【発明が解決しようとする課題】上記従来技術では、図
１に示したように、半導体基板１の主表面に形成され絶
縁膜２によって素子分離された、ＭＯＳＦＥＴ３のソー
ス・ドレイン４との電気的接続を行なうために、ホトリ
ソグラフィー技術を用いて、電極間絶縁膜５にコンタク
ト孔６、７を形成し、さらに、電極・配線９を形成して
いた。この場合、上記ホトリソグラフィーにおける位置
合わせのずれによって、コンタクト孔７の位置が所定の
位置からずれて、素子分離用絶縁膜２上に達し、上記ド
ライエッチングの際におけるオーバーエッチングによっ
て、素子分離用絶縁膜２の端部がエッチされて削れてし
まうという問題があった。

【０００６】このように素子分離用絶縁膜２の端部がエ
ッチされて削れてしまうのは、電極間絶縁膜５と素子分
離用絶縁膜２が、同様の種類の絶縁物からなる絶縁膜で
あるためであり、しかも、ゲート電極８の部分等の段差
部においても、コンタクト孔が完全に開口されるよう
に、電極間絶縁膜５の膜厚以上のオーバーエッチングが
行われるためである。

【０００７】素子分離用絶縁膜２の端部の削れが、ソー
ス・ドレイン４のｐｎ接合に達すると、電極・配線９が
半導体基板１に接してしまい、ｐｎ接合リークが発生し
てしまう。また、上記素子分離用絶縁膜２の削れがｐｎ
接合に達しない場合でも、ｐｎ接合が逆バイアスされた
時に生ずる空乏層１０が、電極・配線９に接すると、ｐ
ｎ接合リークが増加してしまう。

【０００８】本発明の目的は、上記従来技術の問題を解
決し、上記ホトリソグラフィーにおける合わせずれやド
ライエッチングのオーバーエッチングによって、素子分
離用の絶縁膜２の端部の削れ、およびこの削れによるｐ
ｎ接合リークが発生する恐れがない、半導体装置および
その製造方法を提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、第１導電型を有する半導体基
板に形成された素子分離用絶縁膜と、当該素子分離用絶
縁膜によって包囲された領域内に形成された上記第１導
電型とは逆の第２導電型を有する拡散層と、当該拡散層
の表面に形成された金属膜、金属シリサイド層若しくは
金属膜とシリサイド層の積層膜と、当該金属膜、金属シ
リサイド層若しくは金属膜とシリサイド層の積層膜上に
形成された導電体膜と、当該導電体膜を包囲して形成さ
れた電極間絶縁膜を少なくとも具備し、上記導電体膜の
一部は上記素子分離用絶縁膜上に形成されていることを
特徴とする。

【００１０】すなわち、本発明の半導体装置では、例え
ばＭＯＳＦＥＴのソース・ドレインである上記拡散層の
表面に金属シリサイド層が形成されており、この金属シ
リサイド層上に形成された導電体層の一部は上記素子分
離用絶縁膜上に形成されており、上記素子分離用絶縁膜
の端部は削られていない。そのため、上記素子分離用絶
縁膜の端部の削れによって生ずるｐｎ接合リークなどの
障害が発生する恐れはない。

【００１１】図面を用いてさらに詳しく説明する。通常
の素子分離用絶縁膜に囲まれたＭＯＳＦＥＴの場合、ｐ
ｎ接合によって規定された領域（ソース・ドレイン拡散
層）と、この領域への電気的接続を行なうための、電極
間絶縁膜に囲まれた導電体膜（電極・配線）との平面的
な位置関係は、図２に示したようになる。図２におい
て、線１１で囲まれた部分は、ＭＳＯＦＥＴのソース・
ドレイン拡散層およびチャネルとなる部分であり、この
うち、チャネルとなる部分は、ゲート電極１２の下方の
部分である。また、ソース・ドレイン拡散層への電気的
接続を行なうための導電体膜は、電極間絶縁膜に囲まれ
ており、図２では、線１３で囲まれた部分である。

【００１２】上記合わせずれが生じない場合における、
図２のａ−ａ断面およびｂーｂ断面を、それぞれ図３
（ａ）および図３（ｂ）に示した。ホトリソグラフィー
法において合わせずれが生じない場合、ｐ型の半導体基
板１の、絶縁膜２によって素子分離された領域内に形成
されたｎ型層（ソース・ドレイン）４の表面の一部（図
３（ａ））あるいは全面（図３（ｂ））に、コバルトシ
リサイド膜に代表される金属シリサイド膜１４が形成さ
れており、上記シリサイド膜１４の表面上には、多結晶
シリコン膜に代表される導電体膜１５が形成されてい
る。

【００１３】上記合わせずれが生じた場合における、上
記図２のａーａ断面およびｂーｂ断面を、図４（ａ）お
よび図４（ｂ）に示した。この場合も、上記図３に示し
た上記合わせずれがない場合と同様に、絶縁膜２で素子
分離されたｎ型層４の表面の一部あるいは全面に上記金
属シリサイド膜１４が形成され、上記金属シリサイド膜
１４上のみ、あるいは上記素子分離のための絶縁膜２上
および上記金属シリサイド膜１４上に、導電体膜１５が
同様に形成されている。

【００１４】導電体膜１５（例えば不純物がド−プされ
た多結晶シリコン）と素子間分離用の絶縁膜５（ＳｉＯ
₂膜）は、ドライエッチングにおけるエッチング速度が
著しく異なるので、上記いずれの場合においても、導電
体膜１５を形成する際に素子間分離用の絶縁膜２の端部
を削ることなしに、所望の形状を有する電極配線を形成
できる。この場合、拡散層４の材質もシリコンであるた
め、導電体膜１５を形成するためのホトエッチングの際
に、拡散層４もエッチされてしまう恐れがあるが、本発
明では、拡散層４の表面に、導電体膜１４よりエッチン
グイ速度がはるかに小さい金属シリサイド層１４が形成
されているため、拡散層４がエッチされてしまう恐れは
ない。

【００１５】上記電極間絶縁膜の上面と上記導電体膜の
上面を、実質的に平坦とすることができる。すなわち、
図３（ａ）、（ｂ）に示したように、上記導電体膜１５
が電極間絶縁膜５に囲まれた構造として、上記導電体膜
１５と電極間絶縁膜５の表面を平坦にすれば、配線やキ
ャパシタの形成など、後の工程に都合がよい。

【００１６】上記のように、上記導電体膜としては、不
純物がド−プされた多結晶シリコンからなる膜を用いる
ことができ、上記素子間分離用絶縁膜２および金属シリ
サイド層１４とのエッチング比が極めて大きいので、好
ましい結果が得られる。

【００１７】上記金属膜は各種高融点金属膜を使用する
ことができ、例えばモリブデン膜、タングステン膜等、
各種高融点金属膜、アルミニウム膜および銅膜からなる
群から選択される。上記金属シリサイド層は、各種高融
点金属のシリサイド層を使用することができ、例えばコ
バルトシリサイド、ニッケルシリサイドおよびチタンシ
リサイドからなる群から選択された材料からなる層を使
用できる。

【００１８】上記導電体膜の表面には第２の金属シリサ
イド膜を形成することができ、この上記第２の金属シリ
サイド膜および上記電極間絶縁膜上には第２の導電体膜
および第２の電極間絶縁膜を形成できる。すなわち、図
５に示したように、上記導電体膜１５の表面の一部ある
いは全てに、上記と同様の第２の金属シリサイド膜１６
を形成し、この第２の金属シリサイド膜１６上のみある
いは電極間絶縁のための絶縁膜５上および金属シリサイ
ド膜１６上に第２の導電体膜１７を形成し、この第２の
導電体膜１７が電極間絶縁膜１８によって囲まれた積層
構造とすることができる。

【００１９】上記第２の導電体膜および第２の電極間絶
縁膜上に、電荷蓄積電極、キャパシタ絶縁膜およびプレ
ート電極を４積層して形成し、ＭＯＳＦＥＴの上にキャ
パシタが積層されたメモリを形成できる。

【００２０】上記本発明の半導体装置を製造する方法
は、第１導電型を有する半導体基板の所定部分に素子分
離用絶縁膜を形成する工程と、上記半導体基板の当該素
子分離用絶縁膜によって包囲された領域の表面領域に上
記第１導電型とは逆の第２導電型を有する拡散層を形成
する工程と、当該拡散層の表面に金属シリサイド層を形
成する工程と、当該金属シリサイド層上に所定の形状を
有する導電体膜を形成する工程と、当該導電体膜を包囲
する電極間絶縁膜を形成する工程を、少なくとも含むこ
とを特徴とする。

【００２１】すなわち、ＭＯＳ・ＦＥＴのソース・ドレ
インであるｎ型層４の表面に金属シリサイド層１４を形
成し、その上に導電体膜１５を形成した後に素子分離用
絶縁膜２が形成される。上記のように、導電体膜１５を
構成する多結晶シリコンなどのエッチング速度は、金属
シリサイドおよびＳｉ酸化物のエッチング速度とは著し
く異なる。そのため、導電体膜（多結晶シリコン膜）１
５を形成する際におけるホトエッチングによって、金属
シリサイド層１４や素子分離用絶縁膜２がエッチされる
ことはなく、オーバーエッチングを行っても、上記素子
分離用絶縁膜２の端部が削られたり、拡散層４がエッチ
されてしまう恐れはない。しかも、電極間絶縁膜５は、
導電体膜１５を形成した後に導電体膜１５を包囲して形
成され、ホトリソグラフイは行われないので、電極間絶
縁膜５の形成の際に、上記素子分離用絶縁膜２の端部が
削られてしまう恐れもない。

【００２２】上記のように、上記導電体膜として不純物
がドープされた多結晶シリコン膜を用いれば、極めて好
ましい結果が得られる。

【００２３】さらに、上記金属シリサイド層を形成する
工程は、所定の金属膜を全面に形成した後、熱処理を行
って上記拡散層の表面上に形成された上記金属膜を金属
シリサイド膜とし、未反応の上記金属膜をエッチして除
去することによって行うことができる。

【００２４】すなわち、コバルトなどの金属膜を全面に
形成した後、熱処理を行って拡散層の露出された表面の
みにおいてシリサイド反応を行なって金属シリサイド膜
を形成し、それ以外の絶縁膜２、１９上の未反応の金属
膜を除去する。これによって、拡散層４の露出された表
面のみにシリサイド膜１４を選択的に形成できる。

【００２５】上記導電体膜をホトエッチングによって所
定の形状に加工する際に、合わせずれが生ずると、導電
体膜の一部は上記素子分離用絶縁膜上に形成される。

【００２６】上記電極間絶縁膜を形成する工程の後に、
上記導電体膜と上記電極間絶縁膜の上面を平坦化する工
程を付加することができる。

【００２７】すなわち、ホトエッチングによって導電体
膜１５を所定の形状に加工した後、電極間絶縁膜５を全
面に形成し、例えば通常の研磨法など周知の手段を用い
て、上記電極間絶縁膜５のみあるいは上記電極間絶縁膜
５と導電体１５の両者の上面を平坦化するこのようにす
れば、キャパシタの形成など、後に行われる工程のため
に都合がよい。

【００２８】さらに、上記電極間絶縁膜の上面を平坦化
する工程の後に、上記導電体膜の表面に第２の金属シリ
サイド膜を形成する工程を付加することができる。この
ようにすることにより、第２の導電体膜および第２の電
極間絶縁膜を、まったく同様にして上方に積層すること
ができる。

【００２９】

【発明の実施の形態】上記シリサイド層としては、上記
のように、たとえばコバルトシリサイド層やチタンシリ
サイド層など、各種金属のシリサイド層を使用できる。
これらのシリサイド層の膜厚は５〜２００ｎｍとするの
が好ましい。５ｎｍより薄いと拡散層の抵抗を低下させ
るのが困難であり、２００ｎｍより厚いと、拡散層がシ
リサイド化されてリーク電流が発生する恐れがあるので
好ましくない。なお、金属膜の場合は、膜厚には特に制
限はない。

【００３０】また、上記シリサイド膜上に所定の形状を
有する導電体膜を形成した後、電極間分離用の絶縁膜を
全面に形成し、この絶縁膜の表面を平坦化して、上記導
電体膜の表面を露出させれば、その後の工程でキャパシ
タなどを上部に形成するために好ましい。上記平坦化
は、周知の塗布法によってホトレジストなど有機樹脂の
膜を全面に形成した後に全面エッチングを行う方法、あ
るいは研摩法など周知の表面平坦化法を用いて行うこと
ができる。

【００３１】上記ＭＯＳ・ＦＥＴの上に形成されるキャ
パシタのキャパシタ絶縁膜としては、酸化シリコン膜や
窒化シリコン膜を用いてもよいが、例えばＴａＯ、ＢＳ
ＴあるいはＰＺＴなど、誘電率の大きい材料の膜を用い
れば、さらに大きい容量が得られる。

【００３２】

【実施例】

〈実施例１〉本発明の実施例を図６〜図１５を用いて説
明する。

【００３３】まず、図６および図７を用いて、ＤＲＡＭ
素子のメモリセルアレー部の構成および構造を説明す
る。ＭＯＳＦＥＴのソース・ドレインとチャネルが形成
される領域は線２０で囲まれた部分であり、メモリセル
アレーのワード線となるＭＯＳＦＥＴのゲート電極を線
２１で囲まれた部分、また、メモリセルアレーのビット
線となる領域を線２２で囲まれた部分で表す。図６のａ
ーａ断面、ｂーｂ断面およびｃーｃ断面を、それぞれ図
７（ａ）、図７（ｂ）および図７（ｃ）に示す。ＭＯＳ
ＦＥＴは、ｐ型のシリコン基板２３の、絶縁膜２４によ
って囲まれた領域内に形成されており、ソース・ドレイ
ンである拡散層２５、ゲート絶縁膜２６およびゲート電
極２７を有し、ゲート電極２７は絶縁膜２８で覆われて
いる。拡散層２５の露出された表面には、金属のシリサ
イド層２９が形成され、このシリサイド層２９の上には
導電体膜３０が形成されている。この導電体膜３０は絶
縁膜３１によって包囲されている。

【００３４】上記導電体膜３０の表面上には、さらに金
属のシリサイド層３２が形成され、このシリサイド層３
２および絶縁膜２８の表面上には、ビット線となる配線
３３が形成され、このビット線配線３３の周辺は絶縁物
３４で覆われている。

【００３５】導電体膜３５は上記シリサイド層３０、絶
縁膜３１、３４の上に形成され、絶縁膜３６によって包
囲されている。電荷蓄積電極３７は導電体３５に接続さ
れ、電荷蓄積電極３７および絶縁物３６の表面上にはキ
ャパシタ絶縁膜３８とプレート電極３９が形成されて、
キャパシタが構成されている。

【００３６】図７に示したメモリセルは、下記のように
して形成した。まず、図８に示したように、アクセプタ
濃度が３×１０¹⁶／ｃｍ³のｐ型シリコン（Ｓｉ）基板
２３に形成された、深さが０．２５μｍの溝内に絶縁膜
２４を埋め込んで素子分離領域を形成した。上記溝は、
周知のドライエッチングによって形成し、溝の側面およ
び底面に厚さ１０ｎｍの熱酸化膜を形成した後、通常の
ＣＶＤ法によってＳｉ酸化膜を３０ｎｍ堆積して、表面
を平坦化した。

【００３７】上記Ｓｉ基板２３に、深さ０．４μｍ、最
高アクセプタ濃度３×１０¹⁷／ｃｍ³、分布広がりが標
準偏差で０．０８μｍとなるようにｐ型埋込導電層を形
成した後、図９に示すように、膜厚１０ｎｍのＳｉ酸化
膜からなるゲート酸化膜２６および膜厚１５０ｎｍのｎ
型多結晶Ｓｉ膜からなるゲート電極２７を形成した。

【００３８】次に、表面濃度１×１０¹⁹／ｃｍ³、深さ
１００ｎｍの拡散層２５をソース・ドレインとして形成
した後、周知の方法を用いて厚さ１００ｎｍのＳｉ酸化
膜からなるサイドウォール２８を形成した。

【００３９】厚さ１０ｎｍのコバルト膜を形成し、６０
０℃、６０秒の熱処理を行って、拡散層２５のろしゅつ
された表面にシリサイド層を形成した後、Ｓｉ酸化膜２
８、２４上の未反応のコバルト膜を除去し、７００℃、
３０秒の熱処理を行なってコバルトシリサイド層を低抵
抗化し、拡散層２５の露出された表面に膜厚２５ｎｍの
コバルトシリサイド層２９を形成した。

【００４０】次に、図１０に示したように、濃度１×１
０²⁰／ｃｍ³の燐がドープされた膜厚５００ｎｍの多結
晶Ｓｉ膜３０を形成した後、図１１に示したように、通
常のホトリソグラフィー法とＨＢｒまたはＣｌ₂をエッ
チングガスとして使用した反応性イオンエッチング法に
よって、多結晶Ｓｉ膜３０を所定の形状にパターニング
した。この際、多結晶Ｓｉ膜３０とシリサイド層２９お
よび素子分離用のＳｉ酸化膜２４の間のエッチング速度
は、著しく異なる。そのため、シリサイド層２９および
素子分離用のＳｉ酸化膜２４はほとんどエッチされず、
その結果、拡散層２５がエッチされないばかりでなく、
Ｓｉ酸化膜２４の端部が削られてしまうこともなかっ
た。

【００４１】図１２に示したように、膜厚６００ｎｍの
Ｓｉ酸化膜３１を形成した後、図１３に示したように、
表面を平坦化した。この平坦化は、Ｓｉ酸化膜３１を膜
厚６００ｎｍ分だけ除去して平坦化した後、Ｓｉ基板２
３から４００ｎｍの高さまでＳｉ酸化膜３１および多結
晶Ｓｉ膜３１を除去して平坦化することによって行なっ
た。

【００４２】図１４に示したように、上記方法と同様に
処理して、多結晶Ｓｉ膜３０の露出された表面のみに膜
厚２５ｎｍのコバルトシリサイド層３２を形成した後、
ビット線電極３３として、５×１０²⁰／ｃｍ³のＰがド
ープされた厚さ２００ｎｍのタングステンシリサイド層
３３を形成し、所定の形状に加工した。

【００４３】Ｓｉ酸化膜からなるサイドウオール３４を
ビット線電極３３上に形成した後、図１５に示したよう
に、図１０〜図１３で示した方法と同様の工程により、
高さ４００ｎｍのタングステン膜３５がＳｉ酸化膜３６
に埋め込まれた構造を作製した。

【００４４】最後に、図７に示したように、膜厚１００
ｎｍの窒化チタン膜からなる電荷蓄積電極３７を形成し
て所定の形状に加工し、膜厚１０ｎｍの酸化タンタル膜
からなるキャパシタ絶縁膜膜３８および膜厚１００ｎｍ
の窒化チタン膜からなるプレート電極３９を形成し、図
７に示した構造を有するメモリセルを形成した。

【００４５】本実施例によれば、素子分離用の絶縁膜２
４の削れが全く生じないので、ｎ型拡散層２５とｐ型基
板２３とで構成されるｐｎ接合でのリーク発生が非常に
小さい。その結果、ＤＲＡＭの主要特性である情報保持
時間を、従来に比べて一段と向上できた。本実施例で
は、情報保持時間を従来の０．０１〜０．０５秒に比べ
て、０．１秒以上長くすることができた。この他、ホト
リソグラフィーの合わせずれによる障害が防止され、ド
ライエッチングのオーバエッチングによる障害も無視で
きるようになったので、従来に比べてＤＲＡＭ製造にお
ける上記接続部の加工工程が簡便になった。

【００４６】

【発明の効果】上記説明から明らかなように、本発明に
よれば、ｐｎ接合によって規定された領域への電気的接
続に必要な加工工程に余裕が得られるので製造工程は簡
便になり、ｐｎ接合リークが少なく信頼性の高い半導体
装置を提供できる。

【図面の簡単な説明】

【図１】従来のＭＯＳＦＥＴの構造を示す断面図、

【図２】本発明の半導体装置を説明するための平面図、

【図３】本発明の半導体装置を説明するための断面図、

【図４】本発明の半導体装置を説明するための断面図、

【図５】本発明の半導体装置を説明するための断面図、

【図６】本発明のＤＲＡＭを説明するための平面図、

【図７】本発明のＤＲＡＭの構造を示す断面図、

【図８】本発明の一実施例を示す工程図、

【図９】本発明の一実施例を示す工程図、

【図１０】本発明の一実施例を示す工程図、

【図１１】本発明の一実施例を示す工程図、

【図１２】本発明の一実施例を示す工程図、

【図１３】本発明の一実施例を示す工程図、

【図１４】本発明の一実施例を示す工程図、

【図１５】本発明の一実施例を示す工程図。

【符号の説明】

１、２３…Ｓｉ基板、２、２４…素子分離用絶縁膜、３
…ＭＯＳＦＥＴ、４、２５…拡散層、５、１８、３１、
３６…電極間絶縁膜、６、７…電気的接続孔、８、２
１、２７…ゲート電極、９…電極・配線、１０…空乏
層、１４、１６、２９、３２…金属シリサイド層、１
５、１７、３０、３５…導電体膜、１９、２８、３４…
サイドウオール、２６…ゲート酸化膜、３３…ビット線
電極、３７…電荷蓄積電極、３８…キャパシタ絶縁膜、
３９…プレート電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者深田晋一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者福田琢也東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する半導体基板に形成され
た素子分離用絶縁膜と、当該素子分離用絶縁膜によって
包囲された領域内に形成された上記第１導電型とは逆の
第２導電型を有する拡散層と、当該拡散層の表面に形成
された金属膜、金属シリサイド層若しくは金属膜とシリ
サイド層の積層膜と、当該金属膜、金属シリサイド層若
しくは金属膜とシリサイド層の積層膜上に形成された導
電体膜と、当該導電体膜を包囲して形成された電極間絶
縁膜を少なくとも具備し、上記導電体膜の一部は上記素
子分離用絶縁膜上に形成されていることを特徴とする半
導体装置。
【請求項２】上記電極間絶縁膜の上面と上記導電体膜の
上面は、実質的に平坦であることを特徴とする請求項１
に記載の半導体装置。
【請求項３】上記導電体膜は、不純物がド−プされた多
結晶シリコンからなる膜であることを特徴とする請求項
１若しくは２に記載の半導体装置。
【請求項４】上記金属膜は高融点金属膜、アルミニウム
膜および銅膜からなる群から選択され、上記金属シリサ
イド層は、コバルトシリサイド層、ニッケルシリサイド
層およびチタンシリサイド層からなる群から選択される
ことを特徴とする請求項１から３のいずれか一に記載の
半導体装置。
【請求項５】上記導電体膜の表面には第２の金属シリサ
イド膜が形成されていることを特徴とする請求項２から
４のいずれか一に記載の半導体装置。
【請求項６】上記第２の金属シリサイド膜および上記電
極間絶縁膜上には第２の導電体膜および第２の電極間絶
縁膜がそれぞれ形成されていることを特徴とする請求項
５に記載の半導体装置。
【請求項７】上記第２の導電体膜および第２の電極間絶
縁膜上には、電荷集積電極、キャパシタ絶縁膜およびプ
レート電極が積層して形成されていることを特徴とする
請求項６に記載の半導体装置。
【請求項８】第１導電型を有する半導体基板の所定部分
に素子分離用絶縁膜を形成する工程と、上記半導体基板
の当該素子分離用絶縁膜によって包囲された領域の表面
領域に上記第１導電型とは逆の第２導電型を有する拡散
層を形成する工程と、当該拡散層の表面に金属シリサイ
ド層を形成する工程と、当該金属シリサイド層の上に所
定の形状を有する導電体膜を形成する工程と、上記導電
体膜を包囲する電極間絶縁膜を形成する工程を、少なく
とも含むことを特徴とする半導体装置の製造方法。
【請求項９】上記導電体膜は不純物がドープされた多結
晶シリコン膜からなることを特徴とする請求項８に記載
の半導体装置の製造方法。
【請求項１０】上記金属シリサイド層を形成する工程
は、所定の金属膜を全面に形成した後、熱処理を行って
上記拡散層の表面上に形成された上記金属膜を金属シリ
サイド膜とし、未反応の上記金属膜をエッチして除去す
ることによって行われることを特徴とする請求項８若し
くは９に記載の半導体装置の製造方法。
【請求項１１】上記導電体層の一部は上記素子分離用絶
縁膜上に形成されることを特徴とする請求項８から１０
のいずれか一に記載の半導体装置の製造方法。
【請求項１２】上記電極間絶縁膜を形成する工程の後
に、上記導電体膜と上記電極間絶縁膜の上面を平坦化す
る工程が付加されることを特徴とする請求項８から１１
のいずれか一に記載の半導体装置の製造方法。
【請求項１３】上記電極間絶縁膜の上面を平坦化する工
程の後に、上記導電体膜の表面に第２の金属シリサイド
膜を形成する工程が付加されることを特徴とする請求項
８から１２のいずれか一に記載の半導体装置の製造方
法。