CN105206613B - 垂直存储器件和制造其的方法 - Google Patents

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Abstract

公开了一种垂直存储器件和制造垂直存储器件的方法。该垂直存储器件包括基板、多个沟道、电荷存储结构、多个栅电极、第一半导体结构和保护层图案。基板包括第一区域和第二区域。多个沟道设置在第一区域中。多个沟道在实质上垂直于基板的顶表面的第一方向上延伸。电荷存储结构设置在每个沟道的侧壁上。多个栅电极布置在电荷存储结构的侧壁上且在第一方向上彼此间隔开。第一半导体结构设置在第二区域中。保护层图案覆盖第一半导体结构。保护层图案具有与最下面的栅电极的厚度实质上相同的厚度。

Description

垂直存储器件和制造其的方法
技术领域
发明构思涉及垂直存储器件和制造其的方法。
背景技术
近来，随着存储器件变得更加高度集成，已经研究了包括垂直布置的多个存储单元的垂直存储器件。垂直存储器件包括柱形或圆筒形沟道、多个栅电极以及围绕沟道的多个绝缘层。
垂直存储器件可以包括设置垂直存储单元的单元区域以及设置外围电路的外围区域。垂直存储单元和外围电路具有不同的结构，从而每个垂直存储单元和外围电路独立地形成。
发明内容
本发明构思的一些实施方式提供通过简化的工艺形成的垂直存储器件。
本发明构思的一些实施方式提供一种垂直存储器件，该垂直存储器件包括基板、多个沟道、电荷存储结构、多个栅电极、第一半导体结构和保护层图案。基板包括第一区域和第二区域。多个沟道设置在第一区域中。多个沟道在实质上垂直于基板的顶表面的第一方向上延伸。电荷存储结构设置在每个沟道的侧壁上。多个栅电极布置在电荷存储结构的侧壁上且在第一方向上彼此间隔开。第一半导体结构设置在第二区域中。保护层图案覆盖第一半导体结构。保护层图案具有与最下面的栅电极的厚度实质上相同的厚度。
在一些实施方式中，栅电极可以在实质上平行于基板的顶表面的第二方向上延伸，最下面的栅电极和保护层图案可以在第二方向上彼此间隔开。第一半导体结构可以与第一区域在第二方向上间隔开。
在一些实施方式中，该垂直存储器件还可以包括分别设置在与所述多个栅电极相同的水平处的多个剩余的牺牲层图案。随着每个剩余的牺牲层图案的水平变高，每个剩余的牺牲层图案在实质上垂直于第一方向和第二方向的第三方向上的长度可以逐渐减小。
在一些实施方式中，垂直存储器件还可以包括设置在第二区域中的第二半导体结构。该第二半导体结构可以与第一区域在第三方向上间隔开。最下面的剩余的牺牲层图案可以覆盖第二半导体结构。
在一些实施方式中，最下面的剩余的牺牲层图案的厚度可以与保护层图案的厚度实质上相同。
在一些实施方式中，剩余的牺牲层图案和保护层图案可以包括相同的材料。
在一些实施方式中，垂直存储器件还可以包括设置在第二区域中的第二半导体结构。该第二半导体结构可以与第一区域在第三方向上间隔开。保护层图案可以覆盖第二半导体结构。
在一些实施方式中，剩余的牺牲层图案和保护层图案可以在第三方向上彼此间隔开。
在一些实施方式中，垂直存储器件还可以包括设置在相邻的栅电极之间的绝缘层图案。相邻的栅电极可以在第三方向上彼此间隔开。
在一些实施方式中，绝缘层图案在第二方向上的长度可以大于最下面的栅电极在第二方向上的长度。
本发明构思的一些实施方式提供一种垂直存储器件，该垂直存储器件包括基板、多个沟道、电荷存储结构、多个栅电极、多个绝缘夹层、半导体结构和保护层图案。基板包括第一区域和第二区域。多个沟道设置在第一区域中。多个沟道在实质上垂直于基板的顶表面的第一方向上延伸。电荷存储结构设置在每个沟道的侧壁上。多个栅电极布置在电荷存储结构的侧壁上且在第一方向上彼此间隔开。多个绝缘夹层布置在电荷存储结构的侧壁上且设置在相邻的栅电极之间。半导体结构设置在第二区域中。保护层图案覆盖半导体结构。保护层图案具有与相邻的绝缘夹层之间的距离实质上相同的厚度。
本发明构思的一些实施方式提供一种垂直存储器件，该垂直存储器件包括基板、多个沟道、电荷存储结构、多个栅电极、多个绝缘夹层、半导体结构和保护层图案。基板包括第一区域和第二区域。多个沟道设置在第一区域中。多个沟道在实质上垂直于基板的顶表面的第一方向上延伸。电荷存储结构设置在每个沟道的侧壁上。多个栅电极布置在电荷存储结构的侧壁上且在第一方向上彼此间隔开。多个剩余的牺牲层图案分别设置在与多个栅电极相同的水平处。半导体结构设置在第二区域中。保护层图案覆盖半导体结构。保护层图案具有与最下面的剩余的牺牲层图案的厚度实质上相同的厚度。随着每个剩余的牺牲层图案的水平变高，每个剩余的牺牲层图案在实质上垂直于第一方向和第二方向的第三方向上的长度逐渐减小。
本发明构思的一些实施方式提供制造垂直存储器件的方法。在这样的方法的一些实施方式中，在包括第一区域和第二区域的基板上形成第一半导体结构。第一半导体结构设置在第二区域中。在基板上交替地且重复地形成多个牺牲层和多个绝缘夹层。部分地去除牺牲层和绝缘夹层以在第一区域和第二区域中形成模结构并且同时在第二区域中形成保护层图案。保护层图案覆盖第一半导体结构。形成穿过牺牲层和绝缘夹层的多个孔以暴露在第一区域中的基板的顶表面。形成电荷存储结构和沟道以填充每个孔。部分地去除牺牲层以形成暴露每个电荷存储结构的侧壁的多个间隔。形成栅电极以填充每个间隔。
在一些实施方式中，在形成电荷存储结构和沟道之后，可以部分地去除绝缘夹层和牺牲层以形成在实质上平行于基板的顶表面的第二方向上延伸的开口。
在一些实施方式中，部分地去除牺牲层可以包括在第二区域中形成剩余的牺牲层图案。最下面的剩余的牺牲层图案和保护层图案可以在第二方向上彼此间隔开。
在一些实施方式中，在形成多个牺牲层和多个绝缘夹层之前，可以在基板上在第二区域中形成第二半导体结构。第一半导体结构可以与第一区域在第二方向上间隔开。第二半导体结构可以与第一区域在实质上垂直于第一方向和第二方向的第三方向上间隔开。最下面的剩余的牺牲层图案可以覆盖第二半导体结构。
在一些实施方式中，在形成多个牺牲层和多个绝缘夹层之前，在基板上在第二区域中形成第二半导体结构。第一半导体结构可以与第一区域在第二方向上间隔开。第二半导体结构可以与第一区域在实质上垂直于第一方向和第二方向的第三方向上间隔开。保护层图案可以覆盖第二半导体结构。
如上所述，半导体器件可以包括保护层图案和最下面的剩余的牺牲层图案。最下面的剩余的牺牲层图案和保护层图案可以保护外围区域中的外围电路。最下面的剩余的牺牲层图案和保护层图案可以同时形成。因此，制造垂直存储器件的方法可以简化。
注意到，关于一个实施方式描述的发明构思的多个方面可以被结合到不同的实施方式中，虽然没有关于其特别描述。也就是，所有的实施方式和/或任何实施方式的特征可以以任何方式和/或组合结合。本发明构思的这些和其它目的和/或方面在以下阐述的说明书中被详细地说明。
附图说明
从以下结合附图的详细描述，一些实施方式将被更清楚地理解。图1至图38当在此处描述时表示非限制的示例实施方式。
图1是示出根据本发明构思的一些实施方式的垂直存储器件的示意性平面图。
图2是示出图1的区域IV的扩大平面图。
图3是沿图2的线VI-VI'截取的截面图。
图4是沿图2的线V-V'截取的截面图。
图5至27是示出根据本发明构思的一些实施方式的制造垂直存储器件的方法的平面图和截面图。
图28是示出根据本发明构思的一些实施方式的垂直存储器件的平面图。
图29是沿图28的线VI-VI'截取的截面图。
图30是沿图28的线V-V'截取的截面图。
图31至37是示出根据本发明构思的一些实施方式的制造垂直存储器件的方法的平面图和截面图。
图38是示出根据本发明构思的一些实施方式的电子系统的示意图。
具体实施方式
将在下文中参考附图更全面地描述不同的示例实施方式，在附图中显示了一些示例实施方式。然而，本发明构思可以以许多不同的形式实施且不应被理解为限于在此阐述的示例实施方式。而是，提供这些示例实施方式使得该描述将透彻和完整，并且将向本领域的技术人员全面传达本发明构思的范围。在图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。
将理解，当元件或层被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或直接联接到另一元件或层，或者可以存在居间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，虽然术语第一、第二、第三、第四等可以用于此来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、部件、区域、层或部分与另一区域、层或部分。因而，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不脱离本发明构思的教导。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与其它元件或特征如图中所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“下”或“下面”的元件可以取向为在所述其它元件或特征“上”。因而，示例性术语“在……下”可以包含上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语可以被相应地解释。
在此使用的术语仅用于描述特定示例实施方式，不意欲限制本发明构思。在此使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
在此参考截面图示描述示例实施方式，其中截面图示是理想化的示例实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区在其边缘一般将具有圆化或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制本发明构思的范围。
除非另外地定义，在此使用的所有术语(包括技术和科学术语)具有与本发明构思所属的领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通常使用的字典中所定义的那些)应被理解为具有与其在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
虽然一些截面图的相应的平面图和/或透视图可以不被示出，但是此处示出的装置结构的截面图为沿着将在平面图中示出的两个不同方向和/或将在透视图中示出的三个不同方向延伸的多个装置结构提供支持。所述两个不同方向可以彼此正交或可以不彼此正交。所述三个不同方向可以包括可以与所述两个不同方向正交的第三方向。所述多个装置结构可以被集成到同一电子装置中。例如，当在截面图中示出装置结构(例如存储单元结构或晶体管结构)时，电子装置可以包括多个装置结构(例如存储单元结构或晶体管结构)，如将由电子装置的平面图示出的。所述多个装置可以布置成阵列和/或二维图案。
图1是示出根据本发明构思的一些实施方式的垂直存储器件的示意性平面图。
参考图1，根据一些实施方式的垂直存储器件可以包括单元阵列区(CAR)和外围区域。此外，外围区域可以被分成外围电路区(PPR)、感测放大区(SAR)和译码电路区域(DCR)。多个垂直存储单元、可以电连接所述多个垂直存储单元的多条位线和多条字线可以设置在单元阵列区(CAR)中。半导体结构，例如页缓冲区或电压产生器的晶体管、电阻器、电容器或其它类型的器件元件可以设置在外围区域中以在其中形成各种类型的电路。用于驱动垂直存储单元的电路可以设置在外围电路区(PPR)中，用于放大来自垂直存储单元的电信号的电路可以设置在感测放大区(SAR)中。此外，用于解码来自外部部分的地址信号并选择特定位线或特定字线的电路可以设置在译码电路区(DCR)中。
可以进一步参考图2至图4描述垂直存储器件。
图2是示出图1的区域IV的放大平面图，图3是沿图2的线VI-VI'截取的截面图，图4是沿图2的线V-V'截取的截面图。
在图2至图4中，基本上垂直于沟道层的顶表面的方向被称为第一方向，基本上平行于沟道层的顶表面且基本上彼此垂直的两个方向被称为第二方向和第三方向。另外，由图中的箭头指示的方向和与其相反的方向被认为是相同的方向。
参考图2至图4，垂直存储器件可以包括可以在第一方向上从基板100延伸的多个垂直沟道结构。垂直沟道结构的其中之一可以包括沟道175、层叠在沟道175的外侧壁上的电荷存储结构160以及设置在沟道175内部的填充层图案185。垂直存储器件可以进一步包括多个栅电极220，该多个栅电极220可以设置在电荷存储结构160的外侧壁上，可以在第二方向上延伸，并且可以在第一方向彼此间隔开。垂直存储器件可以进一步包括垫190，垫190可以设置在沟道175和电荷存储结构160上并且可以与其接触。
基板100可以包括半导体材料，例如硅、锗等。例如，p阱和/或n阱可以设置在基板100的上部分。
在一些实施方式中，基板100可以包括第一区域I、第二区域II和第三区域II。例如，第一区域I可以与图1的单元阵列区(CAR)相应，第二区域II可以与图1的外围电路区(PPR)或感测放大区(SAR)相应，第三区域III可以与图1的译码电路区(DCR)相应。
每个沟道175可以在第一方向上从基板100的第一区域I延伸。例如，每个沟道175可以包括掺杂和/或未掺杂的多晶硅和/或单晶硅。在一些实施方式中，每个沟道175可以包括可以用p型杂质诸如硼(B)掺杂的多晶硅和/或单晶硅。
在一些实施方式中，每个沟道175可具有圆筒形状或杯子形状。在该情形下，由每个沟道175的内壁限定的空间可以用填充层图案185填充。在一些实施方式中，每个沟道175可具有柱形状。在该情形下，填充层图案185可以被省略。
层叠在每个沟道175的外侧壁上的电荷存储结构160可具有吸管形状或其中心底部被打开的杯子形状。
电荷存储结构160可以包括可以顺序地层叠在沟道175的外侧壁上的隧穿绝缘层图案、电荷存储层图案和阻挡层图案。在一些实施方式中，隧穿绝缘层图案可以包括氧化物，例如硅氧化物，电荷存储层图案可以包括氮化物，例如硅氮化物，阻挡层图案可以包括氧化物，例如硅氧化物。例如，阻挡层图案、电荷存储层图案和隧穿绝缘层图案的层叠结构可具有ONO(氧化物-氮化物-氧化物)结构。
在一些实施方式中，半导体图案(未示出)可以形成在基板100的顶表面与沟道175的底表面之间。在该情形下，沟道175可以设置在半导体图案上，电荷存储结构160可以设置在半导体图案的顶表面的边缘上。例如，半导体图案可以包括掺杂和/或未掺杂的多晶硅、单晶硅、掺杂和/或未掺杂的多晶锗和/或单晶锗。
此外，垫190可以形成在沟道175、电荷存储层结构160和填充层图案185的顶表面上。例如，垫190可具有覆盖沟道175、电荷存储层结构160和填充层图案185的形状。例如，垫190可以包括可以未掺杂和/或用n型杂质诸如磷(P)、砷(As)等掺杂的多晶硅和/或单晶硅。
如在图2至图4中示出的，多个垫190可以在第二方向上布置，由此形成垫行。多个垫行可以在第三方向上布置。此外，所述多个沟道175、所述多个电荷存储层结构160和所述多个填充层图案190可以在第二方向上布置，由此形成可以与垫行相应的沟道行。此外，多个沟道行可以布置在第三方向上，由此形成沟道阵列。
多个栅电极220可以设置在电荷存储层结构160的外侧壁上。多个栅电极220可以在第一方向上彼此间隔开。在一些实施方式中，每个栅电极220可以在第二方向上延伸，使得每个栅电极220可以围绕多个沟道行中的多个沟道175。如图2至图4所示，一个栅电极220可以围绕二至四个沟道行的多个沟道175。在该情形下，栅电极220可以包括金属和/或金属氮化物。例如，栅电极220可以包括具有低电阻的金属和/或金属氮化物(例如钨、钨氮化物、钛、钛氮化物、钽、钽氮化物和/或铂)。在一些实施方式中，栅电极220可具有包括金属层的多层结构和包括金属氮化物的势垒层。
栅电极220可以包括字线222、串选择线(SSL)224和接地选择线(GSL)226。GSL 226可以设置为围绕沟道175的最下面部分，SSL 224可以设置为围绕沟道175的最上面部分，字线222可以设置在GSL 226和SSL 224之间。
每个GSL 226、字线222和SSL 224可以在单一水平(例如，每个中的其中之一在单一水平，每个在不同水平)或者多于一个的水平处。在示例实施方式中，GSL 226和SSL 224可以分别在一个水平(例如，每个中的两个在不同高度)处，字线222可以在GSL 226和SSL224之间的2个水平处。然而，GSL 226和SSL 224可以在两个水平处，字线222可以形成在4、8、16、32或64个水平处。
当半导体图案(未示出)设置在基板100和沟道175之间时，GSL 226可以延伸为围绕半导体图案的外侧壁。在该情形下，栅绝缘层(未示出)可以进一步设置在GSL 226与半导体图案的外侧壁之间。
现在参考图2至图4，随着每个栅电极220的水平变高，每个栅电极220在第二方向上的长度可以逐渐减小。在一些实施方式中，多个栅电极220可以层叠为具有在第一方向的金字塔形状或阶梯形状。
此外，剩余的牺牲层图案135可以设置在栅电极220在第三方向上的端部分处。最下面的剩余牺牲层图案135a可以设置在与GSL 226相同的高度，最上面的剩余牺牲层图案135d可以设置在与SSL 224相同的高度。此外，剩余的牺牲层图案135b和135c可以设置在与字线222相同的高度。
随着每个剩余的牺牲层图案135的水平变高，每个剩余的牺牲层图案135在第三方向上的长度可以逐渐减小。在示例实施方式中，多个剩余的牺牲层图案135可以层叠为具有在第一方向上的金字塔形状或阶梯形状。
在一些实施方式中，最下面的剩余牺牲层图案135a可以在第三方向上延伸以覆盖第一区域I和第三区域III。例如，剩余的牺牲层图案135可以包括氮化物，例如硅氮化物(SiN)和/或硅硼氮化物(SiBN)。
绝缘夹层120可以设置于在第一方向上相邻的栅电极220之间。绝缘夹层120可以包括氧化物材料诸如硅氧化物(SiOx)、硅碳氧化物(SiOC)和/或硅氟氧化物(SiOF)。在第一方向彼此间隔开的栅电极220可以通过绝缘夹层120绝缘。在一些实施方式中，多个绝缘夹层120可以层叠以具有可以与栅电极220和/或剩余的牺牲层图案135的形状基本上相同或类似的金字塔形状或阶梯形状。
因此，栅电极220、剩余的牺牲层图案135和绝缘夹层120可以组成金字塔形状的层叠结构。
如图4所示，绝缘层图案230可以设置于可以在第三方向上彼此间隔开的相邻栅电极220之间。例如，多个绝缘层图案230可以在第三方向上布置，每个绝缘层图案230可以在第二方向上延伸。因此，绝缘层图案230可以分离栅电极220和绝缘夹层120，多个栅电极220和绝缘夹层120可以被限定为在第二方向上延伸。在该情形下，绝缘层图案230可以用作字线切割图案。例如，绝缘层图案230可以包括硅氧化物。
此外，第三杂质区101可以设置在基板100的在绝缘层图案230下面的上部分处。第三杂质区101可以在第二方向上延伸，并且可以用作公共源极线(CSL)。第三杂质区101可以包括n型杂质诸如磷(P)、砷(As)等。金属硅化物图案(未示出)诸如钴硅化物图案或镍硅化物图案可以电连接到第三杂质区101。
模保护层140可以设置在基板100的第一区域I、第二区域II和第三区域III中。模保护层140可以覆盖并围绕包括栅电极220、剩余的牺牲层图案135和绝缘夹层120的金字塔形状的层叠结构的侧部分。例如，模保护层140可以包括绝缘材料诸如硅氧化物。
第一布线250可以设置在模保护层140上。例如，第一布线250可以传递来自第三区域III中的译码电路的电信号，并可以选择特定的字线(也就是，栅电极220)。此外，第一布线250可以通过穿过模保护层140的第一接触240电连接到栅电极220。
上绝缘层255可以设置在最上面的绝缘夹层120e、垫190和模保护层140上以覆盖第一布线250。因此，上绝缘层255可以保护垫190。例如，上绝缘层255可以包括硅氧化物。
第二布线270可以设置在上绝缘层255上。在一些实施方式中，多个第二布线270可以在第二方向上布置，每个第二布线270可以在第三方向上延伸。例如，第二布线270可以用作位线。此外，第二布线270可以通过穿过上绝缘层255的第二接触260电连接到垫190。
外围电路诸如驱动电路、感测放大器和译码电路可以设置在基板100的第二区域II和第三区域III中。外围电路可以包括半导体器件诸如薄膜晶体管。
在一些实施方式中，包括第一栅绝缘层图案112、第一栅电极114和第一栅掩模116的第一栅结构110可以设置在基板100的第二区域II中。此外，第一杂质区105可以设置在基板100的与第一栅结构110相邻的上部分处。第一栅结构110和第一杂质区105可以组成第一薄膜晶体管。在该情形下，第一杂质区105可以用作第一薄膜晶体管的源/漏区。在一些实施方式中，第一栅间隔物118可以进一步设置在第一栅结构110的侧壁上。
类似地，包括第二栅绝缘层图案113、第二栅电极115和第二栅掩模117的第二栅结构111可以设置在基板100的第三区域III中。第二杂质区106可以设置在基板100的与第二栅结构111相邻的上部分，第二栅间隔物119可以设置在第二栅结构111的侧壁上。在该情形下，第二栅结构111和第二杂质区106可以组成第二薄膜晶体管。
用于保护第一薄膜晶体管和第二薄膜晶体管的额外结构可以设置在基板100的第二区域II和第三区域III中。
在一些实施方式中，最下面的剩余牺牲层图案135a可以设置在基板100的第二区域II中。也就是，最下面的剩余牺牲层图案135a可以覆盖在第二区域II中的第一栅结构110和第一栅间隔物118。因此，在用于制造垂直存储器件的工艺期间，最下面的剩余牺牲层图案135a可以保护第一薄膜晶体管。
在一些实施方式中，保护层图案132可以设置在基板100的第三区域III中。也就是，保护层图案132可以覆盖在第三区域III中的第二栅结构111和第二栅间隔物119。因此，在用于制造垂直存储器件的工艺期间，保护层图案132可以保护第二薄膜晶体管。
保护层图案132可以设置在与最下面的剩余牺牲层图案135a相同的水平。例如，保护层图案132和最下面的剩余牺牲层图案135a可以包括相同的材料，并且可具有相同的厚度。也就是，保护层图案132的厚度可以与在第一方向上相邻的绝缘夹层120之间的距离基本上相同或类似。具体地，保护层图案132可以设置在与GSL 226相同的水平。保护层图案132和GSL 226可具有相同的或类似的厚度。保护层图案132和GSL 226可以在第二方向上彼此间隔开，模保护层140可以设置在其间。因此，在用于形成GSL 226的蚀刻工艺期间，模保护层140覆盖保护层图案132，从而保护层图案132可以不被损坏。
根据一些实施方式，外围电路可以被最下面的剩余牺牲层图案135a和保护层图案132保护。最下面的剩余牺牲层图案135a和保护层图案132可以同时形成。因此，可以简化制造垂直存储器件的方法。
图5至图27是示出根据一些实施方式的制造垂直存储器件的方法的平面图和截面图。附图显示制造图1至图4的垂直存储器件的方法，然而，可以不限于此。
具体地，图7、10、15、17、23和25是示出制造垂直存储器件的方法的平面图，图5、6、8、11、12、14、16、18、20、21和26是沿平面图的线V-V'截取的截面图，图9、13、19、22、24和27是沿平面图的线VI-VI'截取的截面图。
参考图5，可以在基板100上形成第一栅结构110和第一杂质区105。
基板100可以包括半导体材料，例如硅和/或锗。基板100可以被分成第一区域I、第二区域II和第三区域III。在一些实施方式中，第一区域I可以与图1的单元阵列区(CAR)相应，第二区域II可以与图1的外围电路区(PPR)或感测放大区(SAR)相应，第三区域III可以与图1的译码电路区(DCR)相应。
第一栅结构110和第一杂质区105可以形成在基板100的第二区域II中。例如，栅绝缘层、栅电极层和栅掩模层可以顺序地形成在基板100上。栅掩模层可以被部分地去除以形成第一栅掩模116，栅电极层和栅绝缘层可以通过利用第一栅掩模116作为蚀刻掩模被部分地去除，由此形成第一栅电极114和第一栅绝缘层图案112。因此，第一栅结构110可以形成为包括第一栅绝缘层图案112、第一栅电极114和第一栅掩模116。
栅绝缘层可以利用硅氧化物和/或金属氧化物形成。栅电极层可以利用金属、金属氮化物和/或掺杂多晶硅形成。栅掩模层可以利用硅氮化物形成。栅绝缘层、栅电极层和栅掩模层可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积工艺(HDP-CVD)、原子层沉积(ALD)工艺和/或溅射工艺形成。栅绝缘层可以通过氧化基板100的上表面而形成。
此外，第一杂质区105可以通过利用第一栅结构110作为离子注入掩模注入杂质而形成在基板100的上部分。第一栅结构110和第一杂质区105可以组成第二区域II中的第一薄膜晶体管。
在一些实施方式中，间隔物层形成在基板100上以覆盖第一栅结构110，然后间隔物层可以被各向异性地去除以在第一栅结构110的侧壁上形成第一栅间隔物118。
第二栅结构111(见图9)和第二杂质区106(见图9)可以形成在基板100的第三区域III中。第二栅结构111可以包括第二栅绝缘层图案113(见图9)、第二栅电极115(见图9)和第二栅掩模117(见图9)，第二栅间隔物119(见图9)可以形成在第二栅结构111的侧壁上。
在一些实施方式中，第一栅结构110和第二栅结构111可以同时形成，第一杂质区105和第二杂质区106可以同时形成。
参考图6，可以在基板100上交替地且重复地形成多个绝缘夹层120和多个牺牲层130，由此形成模结构。
在一些实施方式中，绝缘夹层120可以利用氧化物材料诸如硅氧化物(SiOx)、硅碳氧化物(SiOC)和/或硅氟氧化物(SiOF)形成。牺牲层130可以利用具有关于绝缘夹层120的蚀刻选择性且具有相对高的蚀刻速率的材料形成。例如，牺牲层130可以利用氮化物例如硅氮化物(SiN)和/或硅硼氮化物(SiBN)形成。
绝缘夹层120和牺牲层130可以通过例如CVD工艺、PECVD工艺和/或ALD工艺形成。可以直接形成在基板100的顶表面上的最下面的绝缘夹层120a可以通过例如热氧化工艺形成。在该情形下，最下面的绝缘夹层120a可以比其它绝缘夹层120b、120c、120d和120e薄。
随后将去除牺牲层130以提供用于接收GSL 226、字线222和SSL 224的空间(见图22)。
层叠在基板100上的绝缘夹层120的数目和牺牲层130的数目可以根据GSL 226、字线222和SSL 224的期望数目变化。根据一些实施方式，每个GSL 226和SSL 224可以形成在单一水平处，字线222可以形成在4个水平处。牺牲层130可以形成在6个水平处，绝缘夹层120可以形成在7个水平处。根据一些实施方式，每个GSL 226和SSL 224可以形成在两个水平处，字线222可以形成在2、8、16、32或64个水平处。绝缘夹层120的数目和牺牲层130的数目可以根据该情形变化。然而，GSL 226、SSL 224和字线222的数目可以不限于此。
参考图7至图9，可以部分地去除绝缘夹层120和牺牲层130以形成金字塔形状的模结构。
在一些实施方式中，可以在最上面的绝缘夹层120e上形成光致抗蚀剂图案(未示出)，可以通过利用光致抗蚀剂图案作为蚀刻掩模去除绝缘夹层120e、120d、120c和120b的端部分以及牺牲层130d、130c、130b和103a的端部分。然后，可以去除光致抗蚀剂图案的端部分以减小光致抗蚀剂图案的宽度，可以通过利用光致抗蚀剂图案作为蚀刻掩模去除绝缘夹层120e、120d和120c的端部分以及牺牲层130d、130c和130b的端部分。以上描述的蚀刻工艺可以被重复以形成金字塔形状的模结构。
在一些实施方式中，可以去除在第二区域II和第三区域III中的除了最下面的绝缘夹层120a之外的绝缘夹层120b、120c、120d和120e以及除了最下面的牺牲层130a之外的牺牲层130b、130c和130d。
然而，最下面的绝缘夹层120a和最下面的牺牲层130a可以保留在第二区域II或第三区域III中。在一些实施方式中，最下面的牺牲层130a可以被部分地去除，从而最下面的牺牲层130a可以在第三方向上从第一区域I延伸到第二区域II并且保护层图案132可以在第二方向上与最下面的牺牲层130a间隔开并且可以设置在第三区域中。因此，最下面的牺牲层130a可以覆盖第二区域II中的第一栅结构110(也就是，第一薄膜晶体管)，保护层图案132可以覆盖在第三区域III中的第二栅结构111(也就是，第二薄膜晶体管)。也就是，最下面的牺牲层130a和保护层图案132可以用于保护第二区域II和第三区域III中的外围电路。
在一些实施方式中，保护层图案132可以在用于形成最下面的牺牲层130a的沉积工艺和蚀刻工艺期间同时形成。因此，可以简化制造垂直存储器件的方法。
在形成金字塔形状的模结构之后，可以形成模保护层140以覆盖并围绕金字塔形状的模结构的侧部分。例如，可以利用硅氧化物通过CVD工艺或旋涂工艺形成绝缘层以覆盖金字塔形状的模结构。然后，可以平坦化绝缘层的上部分，直到暴露最上面的绝缘夹层120e的顶表面，由此形成模保护层140。平坦化工艺可以包括化学机械抛光(CMP)工艺或回蚀工艺。
在一些实施方式中，模保护层140和绝缘夹层120可以包括类似的材料或相同的材料。在该情形下，模保护层140可以与绝缘夹层120一体形成。
参考图10和图11，可以穿过绝缘夹层120和牺牲层130形成多个沟道孔150。
在硬掩模形成在最上面的绝缘夹层120e上之后，可以利用该硬掩模作为蚀刻掩模干蚀刻绝缘夹层120和牺牲层130以形成沟道孔150。沟道孔150可以在第一方向从基板100的顶表面延伸，在第一区域I中基板100的顶表面可以通过沟道孔150暴露。硬掩模可以利用硅基和/或碳基硬掩模上旋涂(SOH)材料和/或光致抗蚀剂材料形成。
如图10所示，多个沟道孔150可以布置在第二方向上，由此形成沟道孔行，多个沟道孔行可以布置在第三方向上，由此形成沟道孔阵列。在一些实施方式中，所述多个沟道孔150可以布置成相对于第三方向的Z形图案。
在形成沟道孔150之后，可以通过灰化工艺和/或剥离工艺去除硬掩模。
参考图12，可以在沟道孔150的侧壁上形成电荷存储结构160。
电荷存储结构160可以包括可以顺序地层叠的多个电介质层图案。例如，可以在基板100的顶表面、沟道孔150的侧壁、最上面的绝缘夹层120e的顶表面和模保护层140的顶表面上顺序地形成阻挡层、电荷存储层和隧穿绝缘层。然后，可以去除阻挡层、电荷存储层和隧穿绝缘层的在基板100的顶表面、在最上面的绝缘夹层120e的顶表面和在模保护层140的顶表面上的上部分以形成电荷存储结构160。因此，电荷存储结构160可以设置在沟道孔150的侧壁上。电荷存储结构160可具有吸管形状或其中心底部被打开的杯子形状。
在一些实施方式中，隧穿绝缘层可以利用氧化物例如硅氧化物形成，电荷存储层可以利用氮化物例如硅氮化物形成，第一阻挡层可以利用氧化物例如硅氧化物形成。例如，电荷存储结构160可具有ONO结构。阻挡层、电荷存储层和隧穿绝缘层可以通过CVD工艺、PECVD工艺或ALD工艺形成。
参考图13和图14，可以形成多个沟道175、多个填充层图案185和多个垫190以分别填充多个沟道孔。
可以在最上面的绝缘夹层120e、电荷存储结构160和基板100的通过沟道孔150暴露的顶表面上形成沟道层，可以在沟道层上形成填充层以填充沟道孔150的剩余部分。然后，可以平坦化沟道层和填充层直到暴露最上面的绝缘夹层120e的顶表面。因此，电荷存储结构160、沟道175和填充层图案185可以填充沟道孔150。
沟道175可具有杯子形状，填充层图案185可具有柱形状。电荷存储结构可以包括隧穿绝缘层图案、电荷存储层图案和阻挡层图案。
在一些实施方式中，沟道层可以利用掺杂和/或未掺杂的多晶硅和/或单晶硅形成。在一些实施方式中，可以利用多晶硅和/或非晶硅形成初级沟道层，然后可以通过热工艺或激光束照射使初级沟道层结晶。
此外，填充层图案185可以利用绝缘材料诸如硅氮化物和/或硅氧化物形成。
然后，可以通过回蚀工艺去除电荷存储结构160、沟道170和填充层图案185的上部分，由此形成凹槽。可以在最上面的绝缘夹层120e、电荷存储结构160、沟道170和填充层图案185上形成垫层，可以平坦化垫层的上部分直到暴露最上面的绝缘夹层120e的顶表面，由此形成垫190。例如，垫190可以包括可以未掺杂和/或用n型杂质诸如磷(P)、砷(As)等掺杂的多晶硅和/或单晶硅。在一些实施方式中，可以通过非晶硅形成初级垫层，然后可以使初级垫层结晶以形成垫层。平坦化工艺可以包括CMP工艺。
在一些实施方式中，在形成沟道孔150之后且在形成电荷存储结构160之前，可以形成半导体图案(未示出)以填充沟道孔150的下部分。半导体图案可以通过利用基板100的暴露的顶表面作为籽晶的选择性外延生长(SEG)工艺形成。因此，半导体图案可以包括单晶硅和/或单晶锗。在一些实施方式中，可以形成非晶硅层以填充沟道孔150的下部分，可以在非晶硅层上进行激光外延生长(LEG)工艺或固相外延(SPE)工艺以形成半导体图案。在该情形下，可以在半导体图案上形成电荷存储结构160和沟道175。
参考图15和图16，可以部分地去除绝缘夹层120和牺牲层130以形成开口200。
可以在垫190、最上面的绝缘夹层120e和模保护层140上形成硬掩模(未示出)，并且可以通过利用该硬掩模作为蚀刻掩模的干蚀刻工艺去除绝缘夹层120、牺牲层130和模保护层140。在形成开口200之后，可以通过灰化工艺或剥离工艺去除硬掩模。
开口200可以在基板100的第一区域I中在第二方向上延伸。在一些实施方式中，多个开口200可以在第三方向上布置。
开口200可以在第二方向上从最下面的牺牲层130a突出。也就是，开口200在第二方向上的长度可以实质上比最下面的牺牲层130a在第二方向上的长度大。此外，开口200在第二方向上的长度可以实质上比将代替最下面的牺牲层130a的GSL 226(见图22)的长度大。因此，在第一区域I中的最下面的牺牲层130a可以通过开口200彼此分离。也就是，开口200可以在第二方向上分离绝缘夹层120和牺牲层130，在每个水平处的绝缘夹层120和牺牲层130可以在第二方向上延伸。此外，开口可以不交叠在第三区域III中的保护层图案132。
一些实施方式提供了基板100的顶表面、绝缘夹层120的侧壁和牺牲层130可以通过开口200暴露。
参考图17至图19，可以部分地去除通过开口200暴露的牺牲层130。
在一些实施方式中，可以通过利用相对于硅氮化物具有相对高的蚀刻速率的蚀刻溶液的湿法蚀刻工艺去除牺牲层130。例如，该蚀刻溶液可以包括磷酸和/或硫酸。
在湿法蚀刻工艺期间，可以首先蚀刻牺牲层130的通过开口200暴露的部分。因此，通过调整湿法蚀刻工艺的时长，可以部分地去除牺牲层130。例如，牺牲层130在第一区域I中的一些部分可以被去除，而牺牲层130在第一区域I和第三区域III中的其它部分可以保留。牺牲层130的剩余部分可以被定义为剩余牺牲层图案135a、135b、135c和135d。
开口200可以不交叠保护层图案132，最下面的牺牲层130a和保护层图案132可以通过模保护层140分离，因此在湿法蚀刻工艺期间，保护层图案132可以不被去除。
因为部分牺牲层130被去除，所以间隔210被限定在相邻的绝缘夹层120之间，并且电荷存储结构160的外侧壁可以通过间隔210暴露。
参考图20，可以在电荷存储结构160的暴露的外侧壁、绝缘夹层120的表面、基板100的顶表面和垫190的顶表面上形成栅电极层218。
在一些实施方式中，栅电极层218可以充分地填充间隔210，并且可以部分地填充开口200。此外，栅电极层218可以覆盖模保护层140的顶表面。
栅电极层218可以利用金属和/或金属氮化物形成。例如，栅电极层218可以利用具有低电阻的金属和/或金属氮化物(例如钨、钨氮化物、钛、钛氮化物、钽、钽氮化物和/或铂)形成。在一些实施方式中，栅电极层218可具有包括金属层和含有金属氮化物的势垒层的多层结构。栅电极层218可以通过CVD工艺、PECVD工艺、ALD工艺、PVD工艺和/或溅射工艺形成。
在一些实施方式中，可以在间隔210的内壁和绝缘夹层120的表面上形成额外的阻挡层(未示出)。例如，额外的阻挡层可以由金属氧化物例如铝氧化物、铪氧化物等形成。
参考图21和图22，可以部分地去除栅电极层218以形成填充间隔210的多个栅电极220。
在一些实施方式中，可以通过CMP工艺平坦化栅电极层218的上部分，直到暴露最上面的绝缘夹层120e的顶表面。然后，可以去除栅电极层218的在开口200的内壁中和基板100的顶表面中的部分以形成栅电极220。栅电极层218可以通过利用包括过氧化氢(H2O2)的蚀刻溶液的湿法蚀刻工艺被去除。
因此，在每个水平处的牺牲层130可以被栅电极220代替。牺牲层130可以在第三方向上彼此分离，因此栅电极220可以在第三方向上彼此分离。
栅电极220可以包括字线222、串选择线(SSL)224和接地选择线(GSL)226。例如，最下面的栅电极220可以被定义为GSL 226，最上面的栅电极220可以被定义为SSL 224。此外，在GSL 226和SSL 224之间的栅电极220可以被定义为字线222。
在每个水平处的栅电极220可以延伸以围绕电荷存储结构160和沟道175。此外，在每个水平处的栅电极220可以围绕多个沟道行的多个沟道175。
然后，可以在基板100的通过开口200暴露的上部分形成第三杂质区101，绝缘层图案230可以填充开口200。
在一些实施方式中，可以形成离子注入掩模以覆盖垫190，n型杂质诸如磷(P)、砷(As)等等可以被注入到基板100中，由此形成第三杂质区101。第一杂质区105可以在第二方向上延伸，并且可以用作公共源极线(CSL)。在一些实施方式中，金属硅化物图案(未示出)诸如钴硅化物图案或镍硅化物图案可以形成在第三杂质区101上，因此金属硅化物图案可以降低CSL的电阻。
然后，可以在第三杂质区101、绝缘夹层120、垫190和模保护层140上形成绝缘层，以填充开口200，可以通过回蚀工艺和/或CMP工艺平坦化绝缘层的上部分直到暴露最上面的绝缘夹层120e，由此形成绝缘层图案230。例如，绝缘层图案230可以包括硅氧化物。
参考图23和图24，可以穿过模保护层140形成第一接触240，然后可以在第一接触240上形成第一布线250。
具体地，可以部分地去除模保护层140以分别形成暴露每个水平处的栅电极220的多个接触孔。可以形成第一接触240以填充接触孔。然后，可以在第一接触240和模保护层140上形成第一布线250，因此第一布线250可以通过第一接触240电连接到栅电极220。例如，第一布线250可以传递来自第三区域III中的译码电路的电信号，并且可以选择特定的字线222。
参考图25至图27，可以形成上绝缘层255以覆盖第一布线250，然后可以穿过上绝缘层255形成第二接触260。此外，可以在第二接触260上形成第二布线270。
具体地，可以部分地去除上绝缘层255以形成分别暴露垫190的多个接触孔。可以形成第二接触260以填充接触孔。然后，可以在第二接触260和上绝缘层255上形成第二布线270，因此第二布线270可以通过第二接触260和垫190电连接到沟道175。
在一些实施方式中，第二接触260可以用作位线接触，并且第二布线270可以用作位线。在一些实施方式中，多个第二布线270可以在第二方向上布置，每个第二布线270可以在第三方向上延伸。例如，第二布线270可以用作位线。
图28是示出根据一些实施方式的垂直存储器件的平面图，图29是沿图28的线VI-VI'截取的截面图，图30是沿图28的线V-V'截取的截面图。为了便于描述，在图28中，可以省略一些元件，例如栅电极220、第一布线240和第二布线270。
在图28至图30中示出的垂直存储器件可以与参考图2至图4描述的那些实质上相同或实质上类似，除了剩余的牺牲层图案135和保护层图案132之外。因此，将省略其详细的重复描述。相同或类似的附图标记可以始终表示相同或类似的元件。
垂直存储器件可以包括可以在第一方向上从基板100延伸的多个垂直沟道结构。垂直沟道结构可以包括沟道175、层叠在沟道175的外侧壁上的电荷存储结构160以及设置在沟道175内部的填充层图案185。垂直存储器件可以进一步包括可以设置在电荷存储结构160的外侧壁上并且可以在第一方向上彼此间隔开的多个栅电极220。垂直存储器件可以进一步包括垫190，垫190可以设置在沟道175和电荷存储结构160上并且可以与其接触。
参考图28至图30，栅电极220、剩余的牺牲层图案135和绝缘夹层120可以组成金字塔形状的层叠结构。
随着每个剩余的牺牲层图案135的水平变高，每个剩余的牺牲层图案135在第三方向上的长度可以逐渐地减小。因此，多个剩余的牺牲层图案135可以层叠为具有在第一方向的金字塔形状或阶梯形状。在一些实施方式中，最下面的剩余牺牲层图案135a可以覆盖第一区域I，并且可以不覆盖第二区域II和第三区域III。
在一些实施方式中，保护层图案134可以设置在基板100的第二区域II和第三区域III中。也就是，保护层图案134可以保护第二区域II和第三区域III中的外围电路。
保护层图案134可以在用于形成最下面的剩余牺牲层图案135a的沉积工艺和蚀刻工艺期间形成。保护层图案134和最下面的剩余牺牲层图案135a可以设置在相同的水平，然而保护层图案134和最下面的剩余牺牲层图案135a可以在第二方向上和第三方向上彼此间隔开，并且模保护层140可以设置在其间。因此，在用于形成GSL 226的工艺期间，模保护层140可以覆盖保护层图案134，并且保护层图案134可以不被去除或损坏。
图31至图37是示出根据一些实施方式的制造垂直存储器件的方法的平面图和截面图。附图显示制造图28至图30的垂直存储器件的方法，然而，可以不限于此。
具体地，图32、34和36是示出制造垂直存储器件的方法的平面图，图31、33、35和37是沿平面图的线V-V'截取的截面图。相同或类似的附图标记可以始终表示相同或类似的元件。
参考图31，可以进行与参考图5和图6示出的那些实质上相同或类似的工艺。也就是，可以在基板100的第二区域II中形成第一栅结构100和第一杂质区105，并且可以交替地且重复地层叠多个绝缘夹层120和多个牺牲层130以形成模结构。
参考图32和图33，可以部分地去除绝缘夹层120和牺牲层130以形成金字塔形状的层叠结构。所述工艺可以与参考图7至图9描述的那些实质上相同或类似。
在一些实施方式中，可以去除在基板100的第二区域II和第三区域III中除了最下面的绝缘夹层120a之外的绝缘夹层120和除了最下面的牺牲层130a之外的牺牲层130。
然而，最下面的绝缘夹层120a和最下面的牺牲层130a可以保留在第二区域II或第三区域III中。在一些实施方式中，最下面的牺牲层130a可以被部分地去除，从而最下面的牺牲层130a可以设置在第一区域I中，保护层图案134可以在第二方向上和第三方向上与最下面的牺牲层130a间隔开。因此，保护层图案134可以设置在第二区域II和第三区域III中以覆盖第二区域II中的第一栅结构110和第三区域中的第二栅结构111。
在一些实施方式中，保护层图案134可以在用于形成最下面的牺牲层130a的沉积工艺和蚀刻工艺期间同时形成。因此，可以简化制造垂直存储器件的方法。
参考图34和图35，可以穿过绝缘夹层120和牺牲层130形成多个沟道孔150，可以形成多个电荷存储结构160、多个沟道175、多个填充层图案185和多个垫190以分别填充多个沟道孔150。所述工艺可以与参考图10至图14描述的那些实质上相同或实质上类似。
参考图36和图37，可以部分地去除绝缘夹层120和牺牲层130以形成开口200，然后可以部分地去除通过开口200暴露的牺牲层130。
可以通过利用相对于硅氮化物具有相对高的蚀刻速率的蚀刻溶液的湿法蚀刻工艺去除牺牲层130。
在一些实施方式中，通过调整湿法蚀刻工艺的时长，可以如图36和图37所示地部分地去除牺牲层130。
在一些实施方式中，湿法蚀刻工艺可以被充分地进行以完全地去除牺牲层。然而，保护层图案134可以与最下面的牺牲层130a间隔开，并且可以被模保护层140覆盖，从而保护层图案134可以不通过湿蚀刻工艺去除。也就是，保护层图案134可以保护第二区域II和第三区域III中的外围电路。
然后，可以进行与参考图20至图27示出的那些实质上相同或类似的工艺以制造垂直存储器件。
图38是示出根据一些实施方式的电子系统的示意图。参考图38，存储系统310可以包括存储控制器311和存储器件312。存储控制器311可以控制主机与存储器件312之间的数据交换，存储器件312可以与图1至图4示出的那些相应。存储系统310可以应用于信息处理系统诸如移动装置或台式计算机。信息处理系统300可以包括与系统总线305连接的存储系统310、调制解调器350、CPU 320、RAM 330和用户接口340。由CPU 320处理的数据或从外部装置接收的数据可以被存储在存储系统310中。如果存储系统310由SSD形成，则信息处理系统300可以在存储系统310中安全地存储大量数据。随着可靠性增加，存储系统310可以降低需要用于纠错的资源，从而为信息处理系统300提供高速数据交换功能。虽然在图中未示出，但是应该理解的是，信息处理系统300可以进一步包括应用芯片组、照相机图像处理器(CIS)、输入/输出装置等等。
前述是示例实施方式的说明，不应被理解为对其的限制。虽然已经描述了几个示例实施方式，但是本领域的技术人员将容易地理解，在示例实施方式中的许多变形是可能的，而没有实质上脱离本发明构思的新颖教导和优点。因此，所有这样的变形旨在包括于如在权利要求所限定的本发明构思的范围内。在权利要求中，任何装置加功能条款旨在覆盖在执行所描述的功能时此处描述的结构，并且旨在覆盖结构等效物和等效结构。因此，将理解，上述是对不同示例实施方式的说明且不应被理解为限于所公开的特定示例实施方式，所公开的示例实施方式的变形以及其它示例实施方式旨在被包括于权利要求的范围内。
本申请要求享有2014年6月23日在韩国知识产权局提交的韩国专利申请No.10-2014-0076429的优先权，其公开通过引用整体结合于此。

Claims (22)

1.一种垂直存储器件，包括：
包括第一区域和第二区域的基板；
在所述第一区域中的多个沟道，所述多个沟道在实质上垂直于所述基板的顶表面的第一方向上延伸；
电荷存储结构，在所述多个沟道中的沟道的侧壁上；
多个栅电极，布置在所述电荷存储结构的侧壁上且在所述第一方向上彼此间隔开；
第一半导体结构，在所述第二区域中；以及
保护层图案，覆盖所述第一半导体结构，所述保护层图案具有与所述栅电极中最下面的栅电极的厚度实质上相同的厚度。
2.根据权利要求1所述的垂直存储器件，其中所述栅电极在实质上平行于所述基板的所述顶表面的第二方向上延伸，所述最下面的栅电极和所述保护层图案在所述第二方向上彼此间隔开，所述第一半导体结构与所述第一区域在所述第二方向上间隔开。
3.根据权利要求2所述的垂直存储器件，还包括多个剩余的牺牲层图案，分别在与所述多个栅电极相同的水平处，
其中随着每个剩余的牺牲层图案的水平变高，每个剩余的牺牲层图案在实质上垂直于所述第一方向和所述第二方向的第三方向上的长度逐渐减小。
4.根据权利要求3所述的垂直存储器件，还包括在所述第二区域中且与所述第一区域在所述第三方向上间隔开的第二半导体结构，
其中所述剩余的牺牲层图案中最下面的一个覆盖所述第二半导体结构。
5.根据权利要求3所述的垂直存储器件，其中所述剩余的牺牲层图案中最下面的一个的厚度与所述保护层图案的所述厚度实质上相同。
6.根据权利要求3所述的垂直存储器件，其中所述剩余的牺牲层图案中最下面的一个和所述保护层图案包括相同的材料。
7.根据权利要求3所述的垂直存储器件，还包括在所述第二区域中且与所述第一区域在所述第三方向上间隔开的第二半导体结构，
其中所述保护层图案实质上覆盖所述第二半导体结构。
8.根据权利要求7所述的垂直存储器件，其中所述剩余的牺牲层图案和所述保护层图案在所述第三方向上彼此间隔开。
9.根据权利要求3所述的垂直存储器件，还包括在所述栅电极中相邻的栅电极之间的绝缘层图案，
其中所述栅电极中相邻的栅电极在所述第三方向上彼此间隔开。
10.根据权利要求9所述的垂直存储器件，其中所述绝缘层图案在所述第二方向上的长度大于所述栅电极中最下面的一个在所述第二方向上的长度。
11.一种垂直存储器件，包括：
包括第一区域和第二区域的基板；
在所述第一区域中的多个沟道，所述多个沟道在实质上垂直于所述基板的顶表面的第一方向上延伸；
电荷存储结构，设置在所述多个沟道中每个沟道的侧壁上；
多个栅电极，布置在所述电荷存储结构的侧壁上且在所述第一方向上彼此间隔开；
多个绝缘夹层，布置在所述电荷存储结构的侧壁上且在所述栅电极中相邻的栅电极之间；
半导体结构，设置在所述第二区域中；以及
覆盖所述半导体结构的保护层图案，所述保护层图案具有与所述绝缘夹层中相邻的绝缘夹层之间的距离实质上相同的厚度。
12.一种垂直存储器件，包括：
包括第一区域和第二区域的基板；
在所述第一区域中的多个沟道，所述多个沟道在实质上垂直于所述基板的顶表面的第一方向上延伸；
电荷存储结构，在所述多个沟道中的沟道的侧壁上；
多个栅电极，布置在所述电荷存储结构的侧壁上、在实质上平行于所述基板的所述顶表面的第二方向上延伸且在所述第一方向上彼此间隔开；
多个剩余的牺牲层图案，分别设置在与所述多个栅电极相同的水平处；
半导体结构，设置在所述第二区域中；以及
覆盖所述半导体结构的保护层图案，所述保护层图案具有与所述剩余的牺牲层图案中最下面的一个的厚度实质上相同的厚度，
其中随着每个剩余的牺牲层图案的水平变高，每个剩余的牺牲层图案在实质上垂直于所述第一方向和所述第二方向的第三方向上的长度逐渐减小。
13.一种制造垂直存储器件的方法，所述方法包括：
在包括第一区域和第二区域的基板上形成第一半导体结构，所述第一半导体结构在所述第二区域中；
在所述基板上交替地且重复地形成多个牺牲层和多个绝缘夹层；
部分地去除所述牺牲层和所述绝缘夹层以在所述第一区域和所述第二区域中形成模结构并且同时在所述第二区域中形成保护层图案，所述保护层图案覆盖所述第一半导体结构；
形成穿过所述牺牲层和所述绝缘夹层的多个孔以暴露在所述第一区域中的所述基板的顶表面；
形成填充每个所述孔的电荷存储结构和沟道，所述沟道在实质上垂直于所述基板的所述顶表面的第一方向上延伸；
部分地去除所述牺牲层以形成暴露每个电荷存储结构的侧壁的多个间隔；以及
形成栅电极以填充每个所述间隔。
14.根据权利要求13所述的制造垂直存储器件的方法，在形成所述电荷存储结构和所述沟道之后，还包括部分地去除所述绝缘夹层和所述牺牲层以形成在实质上平行于所述基板的顶表面的第二方向上延伸的开口。
15.根据权利要求14所述的制造垂直存储器件的方法，其中部分地去除所述牺牲层包括在所述第二区域中形成剩余的牺牲层图案，以及
其中所述剩余的牺牲层图案中最下面的一个与所述保护层图案在所述第二方向上彼此间隔开。
16.根据权利要求15所述的制造垂直存储器件的方法，在形成多个牺牲层和多个绝缘夹层之前，还包括在所述基板上在所述第二区域中形成第二半导体结构，
其中所述第一半导体结构与所述第一区域在所述第二方向上间隔开，所述第二半导体结构与所述第一区域在实质上垂直于所述第一方向和所述第二方向的第三方向上间隔开，以及
其中所述剩余的牺牲层图案中最下面的一个实质上覆盖所述第二半导体器件。
17.根据权利要求15所述的制造垂直存储器件的方法，在形成多个牺牲层和多个绝缘夹层之前，还包括在所述基板上在所述第二区域中形成第二半导体器件，
其中所述第一半导体器件与所述第一区域在所述第二方向上间隔开，所述第二半导体器件与所述第一区域在实质上垂直于所述第一方向和所述第二方向的第三方向上间隔开，以及
其中所述保护层图案实质上覆盖所述第二半导体器件。
18.一种垂直存储器件，包括：
包括第一区域、第二区域和第三区域的基板；
在所述第二区域中的第一半导体结构；
在所述第三区域中的第二半导体结构；
电荷存储结构，在所述第一区域中的多个沟道中的沟道的侧壁上；
多个栅电极，布置在所述电荷存储结构的侧壁上并且在实质上垂直于所述基板的顶表面的第一方向上彼此间隔开；
多个剩余的牺牲层图案，分别在与所述多个栅电极相同的水平处，其中所述多个剩余的牺牲层图案中最下面的一个实质上覆盖所述第二半导体；以及
保护层图案，实质上覆盖所述第一半导体结构，所述保护层图案具有与最下面的栅电极的厚度实质上相同的厚度。
19.根据权利要求18所述的垂直存储器件，其中所述栅电极在实质上平行于所述基板的所述顶表面的第二方向上延伸，其中随着每个所述剩余的牺牲层图案的水平变高，每个所述剩余的牺牲层图案在实质上垂直于所述第一方向和所述第二方向的第三方向上的长度逐渐减小。
20.根据权利要求18所述的垂直存储器件，其中所述栅电极在实质上平行于所述基板的所述顶表面的第二方向上延伸，
其中所述栅电极中最下面的一个与所述保护层图案在所述第二方向上彼此间隔开，
其中所述第一半导体结构与所述第一区域在所述第二方向上间隔开，以及
其中所述第二半导体结构与所述第一区域在实质上垂直于所述第一方向和所述第二方向的第三方向上间隔开。
21.根据权利要求20所述的垂直存储器件，其中所述剩余的牺牲层图案中最下面的一个与所述保护层图案在实质上垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开，以及
其中所述多个栅电极中相邻的栅电极在所述第三方向上彼此间隔开。
22.根据权利要求18所述的垂直存储器件，其中所述最下面的剩余的牺牲层图案的厚度实质上与所述保护层图案的厚度相同，以及
其中所述剩余的牺牲层图案中最下面的一个和所述保护层图案包括相同的材料。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9589981B2 (en) * 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102599668B1 (ko) * 2016-05-09 2023-11-07 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102675911B1 (ko) * 2016-08-16 2024-06-18 삼성전자주식회사 반도체 소자
KR102667878B1 (ko) 2016-09-06 2024-05-23 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102629347B1 (ko) * 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102333173B1 (ko) * 2017-03-03 2021-12-01 삼성전자주식회사 반도체 장치
KR102572154B1 (ko) * 2017-11-06 2023-08-30 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10727244B2 (en) 2017-06-12 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
KR102380820B1 (ko) * 2017-06-21 2022-03-31 삼성전자주식회사 수직형 메모리 장치
KR102282136B1 (ko) * 2017-07-07 2021-07-27 삼성전자주식회사 반도체 장치
KR102419168B1 (ko) 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102452562B1 (ko) 2017-09-01 2022-10-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
CN107946310B (zh) * 2017-11-16 2021-01-01 长江存储科技有限责任公司 一种采用气隙作为介电层的3d nand闪存制备方法及闪存
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN110379810A (zh) * 2018-04-13 2019-10-25 旺宏电子股份有限公司 半导体结构及其制造方法
KR20190122431A (ko) 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
CN108598085A (zh) * 2018-06-21 2018-09-28 长江存储科技有限责任公司 三维存储器及其制备方法、在凹陷结构上制作漏极的方法
KR20200015219A (ko) * 2018-08-03 2020-02-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764096A (zh) * 2008-12-24 2010-06-30 海力士半导体有限公司 垂直沟道型非易失性存储器件及其制造方法
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法
CN102479811A (zh) * 2010-11-29 2012-05-30 三星电子株式会社 非易失性存储器件及其制造方法
CN103855166A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 半导体存储器件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696351B1 (en) 1995-08-15 2004-02-24 Sony Corporation Semiconductor device having a selectively deposited conductive layer
JP2000311992A (ja) 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6287913B1 (en) 1999-10-26 2001-09-11 International Business Machines Corporation Double polysilicon process for providing single chip high performance logic and compact embedded memory structure
JP2001196558A (ja) 2000-01-13 2001-07-19 Seiko Epson Corp 半導体装置の製造方法およびその半導体装置
US6600173B2 (en) 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
KR100456526B1 (ko) 2001-05-22 2004-11-09 삼성전자주식회사 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법
US7091089B2 (en) * 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
KR100583972B1 (ko) 2004-11-26 2006-05-26 삼성전자주식회사 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들
KR100702012B1 (ko) * 2005-03-22 2007-03-30 삼성전자주식회사 매립막 패턴들을 갖는 에스. 램들 및 그 형성방법들
KR100634459B1 (ko) 2005-08-12 2006-10-16 삼성전자주식회사 다층 트랜지스터 구조를 가지는 반도체 장치 및 그제조방법
US7601998B2 (en) 2006-09-14 2009-10-13 Samsung Electronics Co., Ltd. Semiconductor memory device having metallization comprising select lines, bit lines and word lines
JP4331189B2 (ja) 2006-09-20 2009-09-16 株式会社東芝 不揮発性半導体メモリ
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101624978B1 (ko) * 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120048791A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 수직형 반도체 소자 제조 방법
KR20120131682A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101990904B1 (ko) * 2012-07-17 2019-06-19 삼성전자주식회사 수직형 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764096A (zh) * 2008-12-24 2010-06-30 海力士半导体有限公司 垂直沟道型非易失性存储器件及其制造方法
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法
CN102479811A (zh) * 2010-11-29 2012-05-30 三星电子株式会社 非易失性存储器件及其制造方法
CN103855166A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 半导体存储器件及其制造方法

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Publication number Publication date
KR102258369B1 (ko) 2021-05-31
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