CN110875285B - 半导体结构及其形成方法 - Google Patents

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Abstract

本申请的一些实施例涉及半导体结构及其形成方法。半导体结构包含具有沟槽阵列在其中的基底。沟槽阵列包含多个内沟槽，以及相邻于且沿着沟槽阵列的周围延伸的多个外沟槽。前述的外沟槽各自的宽度皆大于前述的内沟槽各自的宽度。堆叠在沟槽阵列上的电容材料。

Description

半导体结构及其形成方法
技术领域
本发明的一些实施例涉及半导体结构及其形成方法，特别涉及具有深沟槽电容的半导体结构及其形成方法。
背景技术
深沟槽电容在不增加半导体基底贡献给电容结构的表面积的情况下，提供高电容密度，且可用于各种集成电路中作为存储器单元的电荷存储装置、射频电路的被动组件，或者在集成电路中作为提高稳定电压供应的去耦合(decoupling)装置。
发明内容
本公开描述的其中一个方面涉及半导体结构。半导体结构包含具有沟槽阵列在其中的基底。沟槽阵列包含多个内沟槽和相邻于且沿着沟槽阵列的周围延伸的多个外沟槽。前述的外沟槽各自的宽度皆大于前述的内沟槽各自的宽度。半导体结构还包含堆叠在沟槽阵列上的电容材料。
本公开描述的另一个方面涉及半导体结构。半导体结构包含具有多个沟槽阵列在其中的基底。半导体结构也包含多个电容材料堆叠。电容材料堆叠包含在沟槽阵列的第一沟槽阵列上的第一电容材料堆叠，以及在沟槽阵列的第二沟槽阵列上且与第一沟槽阵列相邻的第二电容材料堆叠。第一沟槽阵列包含多个第一内沟槽，以及相邻于且沿着第一沟槽阵列的周围延伸的第一外沟槽，且第一外沟槽的宽度大于前述的第一内沟槽各自的宽度。第二沟槽阵列包含多个第二内沟槽，以及相邻于且沿着第二沟槽阵列的周围延伸的第二外沟槽，且第二外沟槽的宽度大于前述的第二内沟槽各自的宽度。
本公开描述的又一个方面涉及半导体结构的形成方法。方法包含蚀刻基底以在基底内定义多个沟槽阵列。沟槽阵列的每一个沟槽阵列皆包含多个内沟槽，以及相邻于且沿着沟槽阵列中每一个沟槽阵列的周围延伸的外沟槽。外沟槽的宽度大于前述的内沟槽各自的宽度。方法还包含沿着沟槽阵列中每一个沟槽阵列的沟槽侧壁和底部，以及在基底的顶面上沉积第一导电层，在第一导电层上沉积电容介电层，在电容介电层上沉积第二导电层，以及将第二导电层、电容介电层和第一导电层图案化，以在前述的沟槽阵列中相应的沟槽阵列内形成电容。
附图说明
通过以下的详述配合说明书附图，我们能更加理解本发明实施例的内容。需注意的是，根据产业上的标准做法，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，这些部件的尺寸可能被任意地增加或减少。
图1A是根据一些实施例，显示包含多个沟槽电容的半导体结构的俯视图。
图1B是图1A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图1C是图1A中沿着线B-B’的半导体结构的另一部分的剖面示意图。
图2A是根据一些实施例，显示半导体结构在蚀刻基底以在基底中形成多个沟槽阵列之后的俯视图。
图2B是图2A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图3A是根据一些实施例，显示图2A的半导体结构在基底上以及在沟槽阵列的沟槽中形成电容材料堆叠之后的俯视图。
图3B是图3A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图4A是根据一些实施例，显示图3A的半导体结构在电容材料堆叠的最顶面上形成图案化的光刻胶层的后的俯视图。
图4B是图4A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图5A是根据一些实施例，显示图4A的半导体结构在将电容材料堆叠的第二导电层和电容介电层图案化之后的俯视图。
图5B是图5A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图6A是根据一些实施例，显示图5A的半导体结构在将电容材料堆叠的第一导电层图案化之后的俯视图。
图6B是图6A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图7A是根据一些实施例，显示图6A的半导体结构在层间介电层内形成接触开口之后的俯视图。
图7B是图7A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图7C是图7A中沿着线B-B’的半导体结构的另一部分的剖面示意图。
图8A是根据一些实施例，显示图7A的半导体结构在沉积接触材料层之后的俯视图。
图8B是图8A中沿着线A-A’的半导体结构的一部分的剖面示意图。
图8C是图8A中沿着线B-B’的半导体结构的另一部分的剖面示意图。
图9是根据一些实施例，显示沟槽电容的制造方法的流程图。
符号说明
100～半导体结构；
102～基底；
102A、102B～区；
110A、110B～沟槽电容；
120A、120B～沟槽阵列；
122～外沟槽；
124～内沟槽；
126、128～沟槽群；
130～电容材料堆叠；
132、136～电容电极；
132’、136’～接触区；
132L～第一导电层；
134～电容介电质；
134L～电容介电层；
136L～第二导电层；
142、144～图案化的光刻胶层；
150～层间介电层；
152、154～接触开口；
160～导电接触材料层；
162、164～接触插塞；
900～方法；
902、904、906、908、910、912、914～操作；
d～间隔。
具体实施方式
以下公开提供了很多不同的实施例或范例，用于实施本发明实施例的不同部件。组件、数值、操作、材料、配置或其相似的具体范例描述如下，以简化本公开的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。其他组件、数值、材料、配置或其相似皆包含在本公开的范围内。举例而言，以下叙述中提及第一部件形成于第二部件之上或上方，可能包含第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本公开在各种范例中可能重复参考数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或组态之间指定其关系。
示范的实施例的叙述是用以搭配说明书附图来进行阅读，说明书附图视为整体文字叙述的部分。在叙述中，相关用语，例如“下方的”、“上方的”、“水平的”、“垂直的”、“在……上方”、“在……下方”、“上”、“下”、“顶”、“底”及前述的衍生用语(例如“水平地”、“向下地”、“向上地”等)应参考继续所讨论的或在附图中所示的部分进行理解。这些相关用语为了方便叙述，并非限定设备需以特定方向操作或以特定方向构成。关于“附件”、“耦合”及其相似的用语，例如“连接”和“互相连接”是指结构与结构之间直接地或间接地通过其间的结构固定或粘附的关系，以及可活动的或固定粘附的关系，除非另有明确的说明。
由于布局中利用的设计准则和半导体装置(例如动态随机存取存储器(dynamicrandom access memory，DRAM))的工艺持续地缩小装置尺寸以达到先进装置密度和效能的目标，具有紧密封装的深沟槽电容的半导体装置变得更普及。深沟槽电容的形成方法包含蚀刻形成沟槽阵列，以及在沟槽阵列内沉积交替的导电和介电层的多个步骤，接着重复图案化、蚀刻或图案移除的循环以制造设计的电容。
蚀刻沟槽的工艺在沟槽阵列的中心和边缘产生沟槽宽度的变化。使得沟槽宽度产生差异的边缘负载(edge loading)是由移除膜层的化学品和在沟槽阵列的局部区中暴露的基底量之间的交互作用所驱使。由于边缘负载，位于沟槽阵列边缘的沟槽与位于沟槽阵列中间的沟槽相比总是比较窄也比较浅。这些边缘沟槽会使光刻胶中形成缺陷，导致后续的图案化过程中电容金属产生不完全的蚀刻。金属残余物在相邻的深沟槽电容之间形成桥接(即短路)，因此对深沟槽电容的可靠度产生不利的影响。
在本公开中，沟槽阵列的边缘具有较宽的沟槽，且在此沟槽阵列中设置深沟槽电容。沟槽阵列边缘的较宽的沟槽可帮助补偿边缘负载对光刻胶图案轮廓的负面影响。沟槽阵列边缘的扩大的沟槽宽度在微影图案化工艺期间可协助避免金属残余物缺陷的形成，借此改善深沟槽电容的可靠度。
图1A-图1C是根据一些实施例，显示包含多个沟槽电容110A、110B的半导体结构100的示意图。图1A为半导体结构100的俯视图，图1B为图1A中沿着线A-A’的半导体结构100的一部分的剖面示意图，图1C为图1A中沿着线B-B’的半导体结构100的另一部分的剖面示意图。
参见图1A-图1C，半导体结构100包含基底102和形成在基底102内的多个沟槽电容。一些实施例中，在基底102的第一区102A中形成第一沟槽电容110A，且在与第一区102A相邻的基底102的第二区102B中形成第二沟槽电容110B。虽然仅示出两个沟槽电容110A和110B，但可包含任何数量的沟槽电容。第一沟槽电容110A在第一沟槽阵列120A中，且第二沟槽电容110B在第二沟槽阵列120B中。为了帮助减少在微影工艺中每一个沟槽阵列120A、120B边缘的异常光刻胶图案轮廓，在每一个沟槽阵列120A、120B的边缘形成沿着平行于每一个沟槽阵列120A、120B相应的边缘的方向延伸的外沟槽122，且外沟槽122的宽度至少大于相邻的内沟槽124的宽度。如这里所使用的，内沟槽是指除了与阵列边缘相邻的沟槽以外的沟槽。
一些实施例中，沟槽电容110A、110B各自为单一的金属-绝缘体-金属(metal-insulator-metal，MIM)电容，且每一个金属-绝缘体-金属电容包含在基底102中相应的区102A、102B的顶面上，且沿着相应的沟槽阵列120A、120B内的沟槽底面和侧壁的下电容电极132、上电容电极136，以及在电容电极132与136之间的电容介电质134(例如如图1B和图1C所示的沟槽电容110A)。一些实施例中，沟槽电容110A、110B为堆叠的金属-绝缘体-金属电容，且各自包含多层的电容电极，具有电容介电质在相邻的电容电极之间(未示出)。基底102和沟槽电容110A、110B上有层间介电(interlayer dielectric，ILD)层150。接触插塞162、164延伸穿过层间介电层150且分别与下电容电极132和上电容电极136电性连接。在附图中，一个金属-绝缘体-金属电容包含两个接触插塞(例如图1A-图1C所示的沟槽电容110A、110B)。在沟槽电容110A、110B为堆叠的金属-绝缘体-金属电容的例子中，沟槽电容110A、110B各自具有多于两个接触插塞以对各自的电容电极提供电性连接(未示出)。一些实施例中，这些接触插塞以不同的方式电性连接以调整每一个沟槽电容(例如沟槽电容110A或110B)的电容。举例而言，当堆叠的沟槽电容中所有的接触插塞互相连接在一起时，可达到最大的电容。
图2B-图8B显示半导体结构的工艺中的各个步骤。相似的元件由相似的参考数字指出，为了简化说明，关于先前附图的结构叙述一般在连接后续的附图时不予以重复。
图2A是根据一些实施例，显示半导体结构在基底102的不同区(例如第一区102A和第二区102B)内蚀刻以形成沟槽阵列120A、120B之后的俯视图。图2B是图2A中沿着线A-A’的半导体结构的一部分的剖面示意图。
参见图2A和图2B，提供基底102。一些实施例中，基底102为包含一或多个半导体材料的块材(bulk)半导体基底。适合作为基底102的半导体材料的例子包含元素半导体材料、化合物半导体材料及/或合金半导体材料，但不限于此。元素半导体材料的例子包含单晶硅(Si)、多晶硅(poly-Si)、非晶硅(amorphous silicon，a-Si)、锗(Ge)及/或钻石(C)，但不限于此。二元化合物半导体材料的例子包含IV-IV族材料(含硅锗(SiGe)、碳化锗(GeC)、碳化硅(SiC))以及III-V族材料(含砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb))，但不限于此。三元和四元化合物半导体材料包含GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但不限于此。
一些实施例中，使用合适的技术或方法以形成基底102中的(多个)半导体层，合适的技术或方法包含金属有机气相磊晶(metalorganic vapor phase epitaxy，金属有机气相外延，MOVPE)、分子束磊晶(molecular beam epitaxy，分子束外延，MPE)、氢化物气相磊晶(hydride vapor phase epitaxy，氢化物气相外延，HVPE)、液相磊晶(liquid phaseepitaxy，液相外延，LPE)、金属有机分子束磊晶(metal-organic molecular beamepitaxy，金属有机分子束外延，MOMBE)、原子层沉积(atomic layer deposition，ALD)及/或前述的组合，但不限于此。
一些实施例中，基底102包含半导体材料和绝缘材料以形成绝缘层上覆硅(silicon-on-insulator，SOI)基底。一些实施例中，绝缘层上覆硅基底包含形成在绝缘材料上的一或多个半导体层，绝缘材料例如为二氧化硅或蓝宝石(蓝宝石上覆硅(silicon-on-sapphire，SOS))。一些实施例中，基底102包含一或多个磊晶层(epi-layer，外延层)及/或应变材料，应变材料是由原子及/或晶格不匹配所产生。
一些实施例中，在单层基底的情况下，或者在形成包括多层基底的一或多层的过程中，在形成基底102的期间将一或多个掺质导入基底102中。一些实施例中，多层基底中包含的一或多个半导体材料是未经掺杂的。一些实施例中，根据在基底上制造的半导体装置的功能及/或效能目标参数，以至少一个p型及/或n型掺质对一或多个半导体材料进行掺杂。“p型”的用语是指对本质(intrinsic)半导体添加杂质以产生价电子的缺陷。P型掺质的例子(即杂质)包含硼、二氟化硼、镓和铟，但不限于此。“n型”的用语是指对本质半导体添加杂质以贡献自由电子。n型掺质的例子(即杂质)包含锑、砷和磷，但不限于此。一些实施例中，以p型掺质对半导体基底102进行掺杂，p型掺质例如硼或二氟化硼。
基底102包含多个形成在基底102中的沟槽阵列，例如形成在基底102的第一区102A中的第一沟槽阵列120A，以及形成在基底102的第二区102B中的第二沟槽阵列120B。虽然仅显示出两个沟槽阵列120A、120B，但可包含任何数量的沟槽阵列。一些实施例中，第一沟槽阵列120A与第二沟槽阵列120B之间的间隔d在约2μm至约5μm之间的范围内。在一些例子中，若第一沟槽阵列120A与第二沟槽阵列120B之间的间隔d太小，后续形成于其中相邻的电容之间桥接的风险将因此提高。若第一沟槽阵列120A与第二沟槽阵列120B之间的间隔d太大，则浪费基底的表面积，产生不期望的低装置封装密度。一些实施例中，如图2A所示，沟槽阵列120A、120B各自包含至少一个沿着第一方向延伸的第一沟槽群126，以及至少一个沿着第二方向延伸的第二沟槽群128。一些实施例中，第二方向与第一方向不同。举例而言，一些实施例中第二方向大抵上垂直于第一方向，使得第一沟槽群126中的沟槽与第二沟槽群128中的沟槽大抵上彼此垂直。再者，一些实施例中，第一沟槽群126和第二沟槽群128彼此相邻且沿着第一方向及/或沿着第二方向排列。相邻的沟槽群126、128的垂直定向是用以降低晶圆弯曲或晶圆翘曲。一些实施例中，第一方向与第二方向相同。因此，第一和第二沟槽群126、128中的沟槽在相同的方向上对齐(未示出)。一些实施例中，调整每一个沟槽阵列中第一和第二沟槽群126、128的数量、每一个沟槽阵列中第一和第二沟槽群126、128的摆放，以及每一个沟槽群126、128的沟槽数量以在维持本公开的范围的情况下达到预期的电容要求。
在一些实施例及附图所显示的内容中，在各自的沟槽群(例如第一沟槽群126、第二沟槽群128)中，沟槽是大抵上彼此平行的排列。然而在其他实施例中，沟槽以彼此不交会但并非平行的方式进行配置(未示出)。虽然沟槽以矩形结构显示，本发明所属技术领域中技术人员可以理解沟槽的尺寸和形状仅为一种设计的选择。其他的沟槽形状，例如环形、椭圆形、蛋形、长条形以及复杂的形状皆在本公开的范围内。沟槽群126、128内各自的沟槽一般为深沟槽，具有深宽比在约20:1至约100:1的范围内。“深宽比”为沟槽深度与沟槽顶部的开口宽度的比值。在一些例子中，若深宽比太小，则沟槽的表面积太小导致低电容的形成。在一些例子中，若深宽比太大，沟槽弯曲或倒塌的风险将因此提高。一些实施例中，沟槽群126、128各自内部的沟槽是平均地隔开。沟槽群126、128各自内部相邻的沟槽间隔在约0.1μm至约0.25μm之间的范围内。在一些例子中，若沟槽群126、128各自内部相邻的沟槽间隔太小，沟槽弯曲或倒塌的风险将因此提高。若沟槽群126、128各自内部相邻的沟槽间隔太大，则浪费基底的表面积，产生不期望的低装置封装密度。
当使用整体具有一致的沟槽宽度的图案来蚀刻基底时，边缘负载效应会产生横跨沟槽阵列的沟槽尺寸差异：边缘的沟槽与沟槽阵列中央的沟槽相比较窄且浅。较窄的边缘沟槽会形成异常的光刻胶图案轮廓，导致在后续的工艺中对电容金属产生不完全的蚀刻。为了帮助降低沟槽阵列120A、120B的异常的光刻胶图案轮廓，在沟槽阵列120A、120B各自的周围形成外沟槽122，且外沟槽的宽度至少大于相邻的内沟槽124的宽度。一些实施例中，外沟槽122的宽度至少大于相邻的内沟槽124的宽度约10％到约20％的范围。在一些例子中，若外沟槽122与相邻的内沟槽124的宽度差异太小，则无法达到消除异常光刻胶图案轮廓的效果。在一些例子中，若外沟槽122与相邻的内沟槽124的宽度差异太大，则消除异常光刻胶图案轮廓的效果并未改变，且浪费基底的表面积。一些实施例中，沟槽阵列120A、120B各自的内沟槽124具有大抵上相同的宽度，然而在一些实施例中，沟槽阵列120A、120B各自的内沟槽124具有不同的宽度。一些实施例中，内沟槽124的宽度在约0.1μm至约5μm之间的范围内。一些实施例中，内沟槽124的宽度在约0.12μm至约0.2μm之间的范围内。若内沟槽124的宽度太小，制造沟槽的困难度提高。若内沟槽124的宽度太大，则浪费基底的表面积，进而导致不期望的低装置封装密度。
一些实施例中，使用遮罩和微影蚀刻工艺形成沟槽阵列120A、120B。首先，在基底102的顶面上沉积遮罩层(未示出)。一些实施例中，根据参数(例如蚀刻条件、采用的单一或多种化学作用、将进行蚀刻的基底材料以及将形成的沟槽深度)选择使用软遮罩、硬遮罩或混合的软/硬遮罩作为遮罩层。遮罩层适合的材料例子包含聚酰亚胺(polyimide)、氧化硅、氮化硅、氮氧化硅、碳氧化硅或前述的组合，但不限于此。一些实施例中，遮罩层包含至少两种材料，例如一层氧化硅和一层氮化硅，然而在其他实施例中，遮罩层包含单一材料(例如氧化硅)的一或多个层。一些实施例中，使用化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)或等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)来沉积遮罩层。然后在遮罩层上形成光刻胶层，例如通过旋转涂布(spin-coating)。接着使用合适的微影技术(例如光刻(photolithography))将光刻胶层图案化以提供暴露出部分的遮罩层的图案化的光刻胶层(未示出)。示范的微影图案化工艺包含光刻胶层的软烤、遮罩对准、曝光、曝光后烘烤、对光刻胶层显影、清洗和烘干(例如硬烤)。接着移除遮罩层暴露的部分以提供暴露出部分的基底102的图案化的遮罩层。根据使用的材料，可自含卤素的蚀刻剂中产生等离子体对遮罩层进行干式蚀刻，含卤素的蚀刻剂可例如选自包含CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2或前述的组合的群。一些实施例中，湿式蚀刻方法例如使用至少一个蚀刻水溶液以移除遮罩层暴露的部分，蚀刻水溶液包含柠檬酸(C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、醋酸(CH3CO2H)、氢氟酸(HF)、缓冲的氢氟酸(BHF)、磷酸(H3PO4)、氟化铵(NH4F)、氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、四甲基氢氧化铵(TMAH)或前述的组合。一些实施例中，使用包含湿式和干式蚀刻技术的一系列蚀刻以对遮罩层进行蚀刻。一些实施例中，在蚀刻基底102前移除图案化的光刻胶层，例如通过灰化(ashing)。一些实施例中，至少一部分的图案化的光刻胶层留下作为遮罩。一些实施例中，在移除图案化的光刻胶层后，对图案化的遮罩层的表面进行额外的清洁以移除残留的粒子。接着，蚀刻由图案化的遮罩层所暴露出的基底102部分以形成沟槽阵列120A、120B。一些实施例中，使用等离子体蚀刻或反应式离子蚀刻(reactive ionetching，RIE)以蚀刻基底102。在后续的化学机械研磨(chemical mechanical polishing，CMP)工艺中移除图案化的遮罩层。一些实施例中，在基底102内形成沟槽阵列120A、120B后进行一或多道清洁步骤。
图3A是根据一些实施例，显示图2A的半导体结构在沉积电容材料堆叠130之后的俯视图。图3B是图3A中沿着线A-A’的半导体结构的一部分的剖面示意图。
参见图3A和图3B，电容材料堆叠130包含第一导电层132L、电容介电层134L和第二导电层136L。
沿着沟槽阵列120A、120B各自的沟槽122、124侧壁和底面上沉积第一导电层132L。一些实施例中，第一导电层132L是使用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的方法、或前述组合的方法，以形成普遍共形的导电层。适合的第一导电层132L的材料例子包含金属、金属氮化物、硅化物、金属合金、或其他合适的导电材料、或前述的组合，但不限于此。一些实施例中，第一导电层132L具有单层的结构。一些实施例中，第一导电层132L具有多层的结构，包含选用提供导电及/或额外的功能的两个或更多个材料，例如包含阻障层、盖层、晶种层及/或其他合适的层(未示出)，以提供预期的导电特性组合。一些实施例中，第一导电层132L包含金属氮化物，例如氮化钛(TiN)或氮化钽(TaN)。
一些实施例中，在沉积第一导电层132L之前，在基底102暴露的表面(包含沟槽阵列120A、120B中的沟槽122、124侧壁和底面，以及基底102的底面)上选择性地形成氧化衬层(未示出)，以改善沟槽界面。一些实施例中，通过沉积工艺或热氧化工艺成长氧化物衬层。一些实施例中，氧化物衬层包含二氧化硅。
在第一导电层132L上沉积电容介电层134L。一些实施例中，电容介电层134L的沉积是使用化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、或其他合适的方法、或方法的组合以形成普遍共形的介电层。一些实施例中，电容介电层134L包含单层。一些实施例中，电容介电层134L为包含一或多个合适的介电材料的多层结构。一些实施例中，电容介电层134L包含二氧化硅或氮化硅。一些实施例中，电容介电层134L包含高介电常数(high-k)材料，其介电常数高于二氧化硅的介电常数。高介电常数材料的例子包含氧化铪(HfOx)，一氧化镧(LaO)，一氧化铝(AlO)，氧化铝(Al2O3)，一氧化锆(ZrO)，一氧化钛(TiO)，五氧化二钽(Ta2O5)，钛酸锶(SrTiO3)，钛酸钡(BaTiO3)，硅酸铪(HfSiO)，硅酸镧(LaSiO)，硅酸铝(AlSiO)或钛酸铪(HfTiO4)，但不限于此。
在电容介电层134L上沉积第二导电层136L。一些实施例中，第二导电层136L包含与前述的第一导电层132L相同的(多个)导电材料，且具有与第一导电层132L有关的结构，及/或利用与第一导电层132L有关的工艺进行沉积。一些实施例中，就使用的导电材料、第二导电层136L的(多个)材料层的厚度及/或用以沉积第二导电层136L的(多个)工艺而言，第二导电层136L的一或多层导电层展现与第一导电层132L不同的结构。一些实施例中，第二导电层136L包含氮化钛(TiN)或氮化钛/钨(TiN/W)的双层材料。
为了最大化电容，一些实施例中，在第二导电层136L上按序沉积多个额外的电容介电层和导电层的配对(未示出)以形成堆叠的金属-绝缘体-金属电容。电容材料堆叠130额外的电容介电层和导电层的配对数量根据沟槽阵列120A、120B各自的内沟槽124宽度和设置需求而定。
图4A是根据一些实施例，显示图3A的半导体结构在形成图案化的光刻胶层142之后的俯视图。图4B是图4A中沿着线A-A’的半导体结构的一部分的剖面示意图。
参见图4A和图4B，在部分的基底102上以及沟槽阵列120A、120B内设置图案化的光刻胶层142。图案化的光刻胶层142覆盖基底102上部分的第二导电层136L，并与沟槽阵列120A、120B相邻。一些实施例中，通过先沉积光刻胶层(未示出)，例如通过旋转涂布，然后使用上述用以形成沟槽阵列120A、120B的光刻图案化工艺对光刻胶层进行图案化，以形成图案化的光刻胶层142。在光刻图案化工艺的烘干步骤期间，在沟槽阵列120A、120B各自周遭的外沟槽122加大的宽度允许光刻胶容易填入外沟槽122。在沟槽边缘加大的沟槽宽度因此改善深沟槽阵列的边缘负载效应，也避免光刻胶图案轮廓的变形。结果，降低光刻胶图案轮廓的异常，进而在后续形成电容的图案化工艺中帮助降低图案化的缺陷。
图5A是根据一些实施例，显示图4A的半导体结构在将第二导电层136L和电容介电层134L图案化之后的俯视图。图5B是图5A中沿着线A-A’的半导体结构的一部分的剖面示意图。
参见图5A和图5B，实施至少一个图案化工艺以移除第二导电层136L和电容介电层134L未由图案化的光刻胶层142所覆盖的部分。一些实施例中，使用多道蚀刻工艺以蚀刻第二导电层136L和电容介电层134L未由图案化的光刻胶层142所覆盖的部分。一些实施例中，实施第一异向性蚀刻以移除第二导电层136L暴露的部分，暴露出部分的电容介电层134L。一些实施例中，第一异向性蚀刻为干式蚀刻工艺(例如像是反应式离子蚀刻(RIE))或湿式蚀刻工艺，相较于电容介电层134L提供的介电材料选择性地移除第二导电层136L的导电材料。然后实施第二异向性蚀刻以移除电容介电层134L暴露的部分，暴露出部分的第一导电层132L。一些实施例中，第二异向性蚀刻为干式蚀刻工艺(例如像是反应式离子蚀刻(RIE))或湿式蚀刻工艺，相较于第一导电层132L的导电材料选择性地移除电容介电层134L提供的介电材料。蚀刻之后，第二导电层136L在基底102中每一区102A、102B内的剩余部分构成相应的沟槽电容110A、110B的上电容电极136，而电容介电层134L在基底102中每一区102A、102B内的剩余部分构成相应的沟槽电容110A、110B的电容介电质134。随后移除图案化的光刻胶层142，例如通过灰化以移除。
图6A是根据一些实施例，显示图5A的半导体结构在形成图案化的光刻胶层144以及将第一导电层132L图案化之后的俯视图。图6B是图6A中沿着线A-A’的半导体结构的一部分的剖面示意图。
参见图6A和图6B，在上电容电极136和第一导电层132L上沉积图案化的光刻胶层144，暴露出在第一沟槽阵列120A与第二沟槽阵列120B之间的一部分的第一导电层132L(未示出)。使用上述与形成图案化的光刻胶层142有关的工艺步骤来形成图案化的光刻胶层144。在形成图案化的光刻胶层144之后，蚀刻第一导电层132L，移除第一导电层132L未由图案化的光刻胶层144所覆盖的部分，以形成沟槽电容110A和110B。一些实施例中，实施异向性蚀刻以将第一导电层132L图案化。一些实施例中，异向性蚀刻为反应式离子蚀刻(RIE)或等离子体蚀刻工艺。在沟槽102的各区102A、102B内的第一导电层132L的剩余部分构成相应的沟槽电容110A、110B的下电容电极132。每一个下电容电极132皆设置在基底的相应的区102A、102B的顶面上，且在相应的沟槽阵列120A、120B中沿着沟槽的侧壁和底面进行设置。随后移除图案化的光刻胶层144，例如通过灰化以移除。
在基底102的第一区102A内横跨多个沟槽形成第一沟槽电容110A，以及在基底102的第二区102B内横跨多个沟槽形成第二沟槽电容110B。沟槽电容110A、110B各自包含至少一个下电容电极132、一个上电容电极136，以及一个将下电容电极132与上电容电极136隔开的电容介电质134。一些实施例中，沟槽电容110A、110B各自也包含在上电容电极136上的额外的电容介电层和电容电极的配对(未示出)。
一些实施例中，在阵列边缘设计具有加大沟槽宽度的深沟槽阵列可帮助降低或消除由阵列边缘负载效应引起的光刻胶图案轮廓异常，因此帮助避免在后续的电容金属蚀刻中形成缺陷以及避免电容金属的不完全移除。由于在此提及的深沟槽阵列设计可确保完全地移除电容金属，在相邻的深沟槽电容之间不会有电容金属残留。本公开的深沟槽阵列设计可消除相邻的深沟槽电容之间的电容金属桥接，结果提高电容的可靠度。
图7A是根据一些实施例，显示图6A的半导体结构在形成层间介电层150以及层间介电层150内的接触开口152、154之后的俯视图。图7B是图7A中沿着线A-A’的半导体结构的一部分的剖面示意图。图7C是图7A中沿着线B-B’的半导体结构的另一部分的剖面示意图。
参见图7A-图7C，在基底102和沟槽电容110A、110B上沉积层间介电层150。层间介电层150使沟槽电容110A与110B电性隔离。一些实施例中，层间介电层150包含二氧化硅、氮化硅、氮氧化硅或介电常数低于3.9的低介电常数(low-k)材料。一些实施例中，层间介电层150包含旋涂式玻璃(spin-on-glass，SOG)、掺氟硅玻璃(fluoride-doped silicateglass，FSG)、掺碳氧化硅、黑钻石(Black
Figure GDA0002468539360000141
)(应用材料公司(Applied Materialsof Santa Clara，California))、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶形氟化碳、聚对二甲苯(parylene)、双-苯环丁烯(bis-benzocyclobutenes，BCB)、多孔高分子材料SiLK(陶氏化学(Dow Chemical，Midland，Michigan)、聚亚酰胺(polyimide)及/或其他合适的材料。一些实施例中，层间介电层150的形成可通过化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布、其他合适的(多个)工艺或前述的组合。
随后，在层间介电层150内定义接触开口152、154。形成延伸穿过层间介电层150的第一接触开口152，每一个第一接触开口152皆暴露出相应的下电容电极132的接触区132’。形成延伸穿过层间介电层150的第二接触开口154，每一个第二接触开口154皆暴露出相应的上电容电极136的接触区136’。一些实施例中，先在层间介电层150的表面上形成接触蚀刻图案(未示出)。接触蚀刻图案暴露出覆盖于电容电极132、136上的层间介电层150的预定区。一些实施例中，然后使用等离子体蚀刻工艺、湿式/干式蚀刻工艺的结合、其他合适的(多个)蚀刻工艺或前述的组合以形成接触开口152、154。
图8A是根据一些实施例，显示图7A的半导体结构在沉积导电接触材料层160之后的俯视图。图8B是图8A中沿着线A-A’的半导体结构的一部分的剖面示意图。图8C是图8A中沿着线B-B’的半导体结构的另一部分的剖面示意图。
参见图8A-图8C，在接触开口152和154内填入导电接触材料层160，且导电接触材料层160接触电容电极132、136。一些实施例中，导电接触材料层160包含单一材料，而在其他实施例中，导电接触材料层160可使用多层结构。一些实施例中，导电接触材料层160包含阻障层(未示出)，用以抑制由阻障层所隔开的材料的扩散，阻障层所隔开的材料例如电容电极132、136及包括导电接触材料层160的一部分的一或多个导电材料。一些实施例中，导电接触材料层160包含铜、铝、钨或其他合适的导电材料。一些实施例中，使用电镀(plating)、物理气相沉积(PVD)、溅镀(sputtering)或其他合适的工艺以形成导电接触材料层160。
接着，导电接触材料层160的平坦化是使用化学机械研磨(CMP)、研磨(grinding)、蚀刻或其他合适的方法以移除导电接触材料层160的上部，并暴露出层间介电层150的顶面，同时在接触开口152、154内留下导电接触材料层160的残余部分以形成接触插塞162、164(如图1A和图1B所示)。第一接触插塞162提供下电容电极132与每一个接触相应的下电容电极132的第一接触插塞162之间的电性连接。第二接触插塞164提供上电容电极136与每一个接触相应的上电容电极136的第二接触插塞164之间的电性连接。
图9是根据一些实施例，显示半导体结构的形成方法900的流程图。在操作902中，在合适的基底内定义沟槽阵列。在每一个沟槽阵列中，沟槽阵列边缘的外沟槽的宽度大于相邻的内沟槽的宽度。在操作904中，在基底上沿着沟槽阵列内的沟槽侧壁和底部沉积包含第一导电层、电容介电层和第二导电层的电容材料堆叠。在操作906中，在第二导电层上图案化的光刻胶层。在操作908中，将第二导电层和电容介电层图案化。在操作910中，将第一导电层图案化。在操作912中，在基底上和沟槽阵列的沟槽内沉积层间介电(ILD)层。在操作914中，在层间介电层上和接触开口内沉积导电接触材料层。接着将导电接触材料层平坦化以对沟槽电容提供接触插塞。
本公开描述的其中一个方面涉及半导体结构。半导体结构包含具有沟槽阵列在其中的基底。沟槽阵列包含多个内沟槽和相邻于且沿着沟槽阵列的周围延伸的多个外沟槽。前述的外沟槽各自的宽度皆大于前述的内沟槽各自的宽度。半导体结构还包含堆叠在沟槽阵列上的电容材料。在一实施例中，前述的外沟槽各自的宽度皆大于前述的内沟槽各自的宽度约10％到约20％的范围。在一实施例中，电容材料堆叠包含下电容电极层、电容介电层和上电容电极层。在一实施例中，下电容电极层和上电容电极层各自包含氮化钛。在一实施例中，电容材料堆叠包含二氧化硅、氮化硅或高介电常数的介电材料。在一实施例中，前述的外沟槽和前述的内沟槽各自具有在约20:1至约100:1的范围内的深宽比。在一实施例中，前述的外沟槽和前述的内沟槽各自与沟槽阵列中相邻的沟槽之间具有在约0.1μm至约0.25μm的范围内的间隔。在一实施例中，前述的内沟槽具有相同的宽度。在一实施例中，沟槽阵列包含至少一个第一沟槽群沿着第一方向延伸，以及至少一个第二沟槽群沿着第二方向延伸，第二方向不同于第一方向。前述的至少一个第一沟槽群包含第一外沟槽，在前述的至少一个第一沟槽群的周围。第一外沟槽的宽度大于与第一外沟槽相邻的第一内沟槽的宽度。前述的至少一个第二沟槽群包含第二外沟槽，在前述的至少一个第二沟槽群的周围。第二外沟槽的宽度大于与第二外沟槽相邻的第二内沟槽的宽度。在一实施例中，前述的至少一个第一沟槽群的沟槽大抵上彼此平行延伸，且前述的至少一个第二沟槽群的沟槽大抵上彼此平行延伸。在一实施例中，第二方向垂直于第一方向。在一实施例中，前述的至少一个第一沟槽群的一个沟槽沿着第一方向相邻于前述的至少一个第二沟槽群的一个沟槽，且前述的至少一个第一沟槽群的沟槽沿着第二方向相邻于前述的至少一个第二沟槽群的另一沟槽。在一实施例中，半导体结构还包含接触电容材料堆叠的多个接触插塞。
本公开描述的另一个方面涉及半导体结构。半导体结构包含具有多个沟槽阵列在其中的基底。半导体结构也包含多个电容材料堆叠。电容材料堆叠包含在沟槽阵列的第一沟槽阵列上的第一电容材料堆叠，以及在沟槽阵列的第二沟槽阵列上且与第一沟槽阵列相邻的第二电容材料堆叠。第一沟槽阵列包含多个第一内沟槽，以及相邻于且沿着第一沟槽阵列的周围延伸的第一外沟槽，且第一外沟槽的宽度大于前述的第一内沟槽各自的宽度。第二沟槽阵列包含多个第二内沟槽，以及相邻于且沿着第二沟槽阵列的周围延伸的第二外沟槽，且第二外沟槽的宽度大于前述的第二内沟槽各自的宽度。在一实施例中，第一沟槽阵列的周围与第二沟槽阵列的周围之间的间隔在约2μm至约5μm之间的范围内。在一实施例中，第一外沟槽的宽度大于前述的第一内沟槽各自的宽度约10％到约20％的范围。在一实施例中，第一沟槽阵列包含多个第一沟槽群沿着第一方向延伸，以及多个第二沟槽群沿着第二方向延伸，第二方向不同于第一方向。前述的第一沟槽群的一个外沟槽在前述的第一沟槽群的周围，且前述的第一沟槽群的外沟槽的宽度大于前述的第一沟槽群的内沟槽的宽度。前述的第二沟槽群的一个外沟槽在前述的第二沟槽群的周围，且前述的第二沟槽群的外沟槽的宽度大于前述的第二沟槽群的内沟槽的宽度。
本公开描述的又一个方面涉及半导体结构的形成方法。方法包含蚀刻基底以在基底内定义多个沟槽阵列。沟槽阵列的每一个沟槽阵列皆包含多个内沟槽，以及相邻于且沿着沟槽阵列中每一个沟槽阵列的周围延伸的外沟槽。外沟槽的宽度大于前述的内沟槽各自的宽度。方法还包含沿着沟槽阵列中每一个沟槽阵列的沟槽侧壁和底部，以及在基底的顶面上沉积第一导电层，在第一导电层上沉积电容介电层，在电容介电层上沉积第二导电层，以及将第二导电层、电容介电层和第一导电层图案化，以在前述的沟槽阵列中相应的沟槽阵列内形成电容。在一实施例中，在一实施例中，蚀刻基底以定义前述的沟槽阵列包含定义沿着第一方向延伸的多个第一沟槽群，以及定义沿着第二方向延伸的多个第二沟槽群，第二方向不同于第一方向。前述的第一沟槽群的一个外沟槽在前述的第一沟槽群的周围，且前述的第一沟槽群的外沟槽的宽度大于前述的第一沟槽群的内沟槽的宽度。前述的第二沟槽群的一个外沟槽在前述的第二沟槽群的周围，且前述的第二沟槽群的外沟槽的宽度大于前述的第二沟槽群的内沟槽的宽度。在一实施例中，方法还包含在前述的沟槽阵列中的每一个沟槽阵列内形成与电容接触的多个接触插塞。
以上概述数个实施例或范例的特征，以便在本发明所属技术领域中技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例或范例相同的目的及/或优势。在本发明所属技术领域中技术人员也应该理解到，此类等效的结构并无悖离本发明实施例的精神与范围，且他们能在不违背本发明实施例的精神和范围之下，做各式各样的改变、取代和替换。

Claims (20)

1.一种半导体结构，包括：
一基底，具有一沟槽阵列在该基底内，其中该沟槽阵列包含多个内沟槽，以及相邻于且沿着该沟槽阵列的周围延伸的多个外沟槽，其中所述多个外沟槽各自的一宽度皆大于所述多个内沟槽各自的一宽度；以及
一电容材料堆叠在该沟槽阵列上，其中所述电容材料堆叠连续的延伸于所述多个外沟槽的侧壁和底面以及所述多个内沟槽的侧壁和底面。
2.如权利要求1所述的半导体结构，其中所述多个外沟槽各自的该宽度皆大于所述多个内沟槽各自的该宽度10％到20％的范围。
3.如权利要求1所述的半导体结构，其中该电容材料堆叠包括一下电容电极层、一电容介电层和一上电容电极层。
4.如权利要求3所述的半导体结构，其中该下电容电极层和该上电容电极层各自包括氮化钛。
5.如权利要求3所述的半导体结构，其中该电容材料堆叠包括二氧化硅、氮化硅或高介电常数的介电材料。
6.如权利要求1所述的半导体结构，其中所述多个外沟槽和所述多个内沟槽各自具有在20:1至100:1的范围内的深宽比。
7.如权利要求1所述的半导体结构，其中所述多个外沟槽和所述多个内沟槽各自与该沟槽阵列中相邻的沟槽之间具有一间隔，该间隔在0.1μm至0.25μm的范围内。
8.如权利要求1所述的半导体结构，其中所述多个内沟槽具有相同的宽度。
9.如权利要求1所述的半导体结构，其中该沟槽阵列包括：
至少一个第一沟槽群沿着一第一方向延伸，其中该至少一个第一沟槽群包括一第一外沟槽，在该至少一个第一沟槽群的周围，且该第一外沟槽的宽度大于与该第一外沟槽相邻的一第一内沟槽的宽度；以及
至少一个第二沟槽群沿着一第二方向延伸，该第二方向不同于该第一方向，其中该至少一个第二沟槽群包括一第二外沟槽，在该至少一个第二沟槽群的周围，且该第二外沟槽的宽度大于与该第二外沟槽相邻的一第二内沟槽的宽度。
10.如权利要求9所述的半导体结构，其中该至少一个第一沟槽群的沟槽大抵上彼此平行延伸，且该至少一个第二沟槽群的沟槽大抵上彼此平行延伸。
11.如权利要求9所述的半导体结构，其中该第二方向垂直于该第一方向。
12.如权利要求9所述的半导体结构，其中该至少一个第一沟槽群的一沟槽沿着该第一方向相邻于该至少一个第二沟槽群的一沟槽，且该至少一个第一沟槽群的该沟槽沿着该第二方向相邻于该至少一个第二沟槽群的另一沟槽。
13.如权利要求1所述的半导体结构，还包括接触该电容材料堆叠的多个接触插塞。
14.一种半导体结构，包括：
一基底，具有多个沟槽阵列在该基底内；以及
多个电容材料堆叠，其中所述多个电容材料堆叠包括：
一第一电容材料堆叠，在所述多个沟槽阵列的一第一沟槽阵列上，其中该第一沟槽阵列包括多个第一内沟槽，以及相邻于且沿着该第一沟槽阵列的周围延伸的一第一外沟槽，该第一外沟槽的一宽度大于所述多个第一内沟槽各自的一宽度，其中所述第一电容材料堆叠连续的延伸于所述第一外沟槽的侧壁和底面以及所述多个第一内沟槽的侧壁和底面，以及
一第二电容材料堆叠，在所述多个沟槽阵列的一第二沟槽阵列上且与该第一沟槽阵列相邻，其中该第二沟槽阵列包括多个第二内沟槽，以及相邻于且沿着该第二沟槽阵列的周围延伸的一第二外沟槽，该第二外沟槽的一宽度大于所述多个第二内沟槽各自的一宽度。
15.如权利要求14所述的半导体结构，其中该第一沟槽阵列的周围与该第二沟槽阵列的周围之间的间隔在2μm至5μm之间的范围内。
16.如权利要求14所述的半导体结构，其中该第一外沟槽的该宽度大于所述多个第一内沟槽各自的该宽度10％到20％的范围。
17.如权利要求14所述的半导体结构，其中该第一沟槽阵列包括：
多个第一沟槽群沿着一第一方向延伸，其中所述多个第一沟槽群的一外沟槽在所述多个第一沟槽群的周围，且所述多个第一沟槽群的该外沟槽的宽度大于所述多个第一沟槽群的一内沟槽的宽度；以及
多个第二沟槽群沿着一第二方向延伸，该第二方向不同于该第一方向，其中所述多个第二沟槽群的一外沟槽在所述多个第二沟槽群的周围，且所述多个第二沟槽群的该外沟槽的宽度大于所述多个第二沟槽群的一内沟槽的宽度。
18.一种半导体结构的形成方法，包括：
蚀刻一基底以在该基底内定义多个沟槽阵列，其中所述多个沟槽阵列的每一个沟槽阵列皆包括多个内沟槽，以及相邻于且沿着所述多个沟槽阵列中每一个沟槽阵列的周围延伸的一外沟槽，该外沟槽的一宽度大于所述多个内沟槽各自的一宽度；
沿着所述多个沟槽阵列中每一个沟槽阵列的沟槽侧壁和底部，以及在该基底的一顶面上沉积一第一导电层；
在该第一导电层上沉积一电容介电层；
在该电容介电层上沉积一第二导电层；以及
将该第二导电层、该电容介电层和该第一导电层图案化，以在所述多个沟槽阵列中一相应的沟槽阵列内形成一电容，其中所述电容连续的延伸于所述外沟槽的侧壁和底部以及所述多个内沟槽的侧壁和底部。
19.如权利要求18所述的半导体结构的形成方法，其中蚀刻该基底以定义所述多个沟槽阵列包括：
定义沿着一第一方向延伸的多个第一沟槽群，其中所述多个第一沟槽群的一外沟槽在所述多个第一沟槽群的周围，且所述多个第一沟槽群的该外沟槽的宽度大于所述多个第一沟槽群的一内沟槽的宽度；以及
定义沿着一第二方向延伸的多个第二沟槽群，该第二方向不同于该第一方向，其中所述多个第二沟槽群的一外沟槽在所述多个第二沟槽群的周围，且所述多个第二沟槽群的该外沟槽的宽度大于所述多个第二沟槽群的一内沟槽的宽度。
20.如权利要求18所述的半导体结构的形成方法，还包括在所述多个沟槽阵列中的每一个沟槽阵列内形成与该电容接触的多个接触插塞。
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