CN102760735B - 动态记忆体结构 - Google Patents

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Abstract

一种动态记忆体结构，包含位于基材上的条状半导体材料、跨越条状半导体材料的栅极，而将条状半导体材料分成源极端、漏极端及通道区，其中源极端的源极宽度大于或等于通道区的宽度、至少部分夹置于栅极与条状半导体材料间的介电层、以及位于基材上，包含作为下电极的源极端的电容单元。

Description

动态记忆体结构
技术领域
本发明有关于一种动态记忆体结构。特别是，本发明关于一种多栅极（multi-gates）的动态记忆体结构，其源极端是为电容单元的一部分。
背景技术
动态记忆体是一种在电子装置中广泛采用的记忆体。一般说来，动态记忆体包含位于栅极两侧的源极与漏极、位于源极与漏极之间的栅极通道区，以及一储存电荷的电容单元。传统上，平面式动态记忆体的栅极通常是位于基材之上，但是源极与漏极则位于基材之中，位于源极与漏极之间的栅极通道区也埋入基材之中。还有，深入或突出基材的电容单元，则与源极与漏极其中之一电连接。这样的动态记忆体结构，当工艺微缩至纳米元件时，将面临元件漏电的瓶颈，而无法继续微缩，进而无法达到理想的元件密度。
发明内容
有鉴于此，本发明的目的在于提出一种新颖的动态记忆体结构。本发明的新颖动态记忆体结构的特点之一在于，利用栅极包覆突出于基材的半导体材料以形成一控制良好的多栅极的元件，另搭配一源极端的源极宽度大于或等于通道区的宽度，以提供理想的电荷储存单元。此外，本发明的新颖动态记忆体结构的另一项特点在于，源极端或是漏极端其中之一并入电容单元中而成为电容单元的一部分，又使得元件密度得以增加。
本发明所提供的动态记忆体结构，包含基材、第一条状（strip）半导体材料、栅极、第一源极端、第一漏极端、第一通道区、第一介电层与第一电容单元。第一条半导体材料位于基材上并沿着第一方向延伸。栅极跨越第一条状半导体材料并沿着第二方向延伸，并将此第一条状半导体材料分成第一源极端、第一漏极端及第一通道区。第一源极端与第一通道区均至少部分位于基材的表面上。第一源极端沿着第二方向上的源极宽度大于或等于第一条状半导体材料沿着第二方向上的第一通道区宽度。第一介电层至少部分夹置于栅极与第一条状半导体材料之间。第一电容单元位于基材上，并包含第一源极端、第二介电层与电容金属层。第一源极端作为下电极之用。第二介电层至少部分覆盖第一源极端，而作为电容介电层之用。电容金属层至少部分覆盖第二介电层，而作为上电极之用。
在本发明一实施方式中，基材为导电性硅基材、绝缘性硅基材或其组合，而与第一条状半导体材料电绝缘或是电连接。
在本发明另一实施方式中，第一方向与第二方向实质上垂直，或是互相交错不垂直。
在本发明另一实施方式中，栅极为鳍式场效晶体管（fin field-effecttransistor,FinFET）、三栅极晶体管、π栅极晶体管、Ω鳍式场效晶体管、栅极全绕式（gate-all-around,GAA）晶体管其中之一。
在本发明另一实施方式中，第一介电层与第二介电层可以为相同的高介电常数材料，或是不同的高介电常数材料。
在本发明另一实施方式中，栅极围绕第一条状半导体材料的至少三面。
在本发明另一实施方式中，栅极以曲线随第一条状半导体材料的形状跨越第一条状半导体材料。
在本发明另一实施方式中，栅极以直线平坦化跨越第一条状半导体材料。
在本发明另一实施方式中，第二介电层覆盖源极端最多达五面。
在本发明另一实施方式中，电容金属层完全覆盖源极端。
在本发明另一实施方式中，栅极包含金属。
在本发明另一实施方式中，第一条状半导体材料、第一源极端与第一漏极端为一体成形。
在本发明另一实施方式中，动态记忆体结构还包含与第一漏极端电连接的位元（比特）线。
在本发明另一实施方式中动态记忆体结构还包含与栅极电连接的字元（字符）线。
在本发明另一实施方式中，栅极与第一源极端的高度大致相同。
在本发明另一实施方式中，动态记忆体结构的第一条状半导体材料、栅极与第一电容单元，还有第二条状半导体材料与第二电容单元一起成为动态记忆体单元。
在本发明另一实施方式中，第二条状半导体材料位于基材上并沿着第一方向延伸。
在本发明另一实施方式中，栅极一起跨越第一条状半导体材料与第二条状半导体材料，并将第二条状半导体材料分成第二源极端、第二漏极端以及第二通道区。
在本发明另一实施方式中，第一介电层至少部分夹置于栅极与第二条状半导体材料之间。
在本发明另一实施方式中，位于基材上的第二电容单元包含作为下电极的第二源极端、至少部分覆盖第二源极端并作为第二电容介电层的第二介电层、以及至少部分覆盖第二介电层而作为第二上电极的电容金属层。
在本发明另一实施方式中，第一源极端与第二源极端彼此不接触。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1绘示本发明三维立体动态记忆体结构的第一种实施例；
图2A至图2E绘示本发明栅极的多种实施方式；
图3绘示本发明三维立体动态记忆体结构的第二种实施例；
图4绘示本发明多组的条状半导体材料与栅极一起形成一种动态记忆体单元；
图5绘示本发明多组的条状半导体材料与栅极一起形成另一种动态记忆体单元。
其中，附图标记
100/200/300动态记忆体结构
101基材
102绝缘性材料
105第一方向
106第二方向
110第一条状半导体材料
111第一通道区宽度
112栅极宽度
115第二条状半导体材料
116第二通道区尺寸
117第三条状半导体材料
120栅极
121第一通道区
122字元线
123第二通道区
130第一源极端
131源极宽度
135第二源极端
136第二源极端
137第三源极端
140第一漏极端
141漏极宽度
142位元线
143第二漏极端
150第一介电层
151第一介电区
152转角区
160第一电容单元
160’第二电容单元
161第二介电层
162电容金属层
163第二介电层
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本发明主要提供一种三维立体（3-dimensional）的动态记忆体结构。本发明的三维立体动态记忆体结构的特点之一在于：源极端、漏极端与通道区一起形成T字形或是I字形的单位晶胞（unit cell）结构，以提供理想的元件密度。此外，本发明的新颖动态记忆体结构的另一项特点在于，源极端或是漏极端其中之一并入电容单元中而成为电容单元的一部分，又使得本发明三维立体动态记忆体结构的元件密度得以更加增大。
请参考图1，其绘示本发明三维立体动态记忆体结构的第一种实施例。在本发明动态记忆体结构100的第一种实施例中，包含基材101、第一条状半导体材料110、栅极120、第一源极端130、第一漏极端140、第一通道区121、第一介电层150与第一电容单元160。栅极120、第一源极端130、第一漏极端140、第一通道区121与第一电容单元160一起成为动态记忆体结构100的主要部分。在本发明的第一种实施例中，第一源极端130与第一漏极端140可具有不对称的形状，例如具有第一源极端130、第一通道区121与第一漏极端140的第一条状半导体材料110，会呈现出T字形的形状。
基材101可为导电性硅基材101，例如为含硅基材、三/五族覆硅基材(例如GaN-on-silicon)、石墨烯覆硅基材(graphene-on-silicon)或硅覆绝缘(silicon-on-insulator，SOI)基材等的半导体基材。第一条状半导体材料110则至少部分位于基材101表面上，并沿着第一方向105延伸，且至少在第一条状半导体材料110周围或各第一条状半导体材料110之间设置有浅沟隔离(STI)等的绝缘材料102。第一条状半导体材料110可以包含硅材料，例如单晶硅，其可通过蚀刻或磊晶（外延）制得。由于基材101可以为导电性硅基材或是硅覆绝缘基材，所以第一条状半导体材料110可能与基材101电绝缘或是电连接。在图1所绘示的第一实施例中，基材101是为一块状硅基材，故第一条状半导体材料110与基材101电连接。
另一方面，栅极120跨越第一条状半导体材料110并沿着第二方向106延伸，并将第一条状半导体材料110分成第一源极端130、第一漏极端140及第一通道区121。如图1所绘示，较佳者栅极120与第一源极端130垂直于基材101平面的高度大致相同。在本发明一实施方式中，第一方向105与第二方向106可以实质上垂直。或是，第一方向105与第二方向106可以互相交错又不垂直。
本发明的栅极120可以包含多晶硅、金属硅化物或金属等导电材料，并与第一介电层150一起跨设于第一条状半导体材料110上而构成栅极结构，且其是有多种实施方式。图2A至图2E绘示本发明的栅极可以有多种实施方式。例如，图2A绘示第一条状半导体材料110与栅极120一起成为鳍式场效晶体管（fin field-effect transistor,FinFET），部分的第一介电层150还可以成为较厚的第一介电区151来减低转角（corner）区152的应力与电场；图2B绘示第一条状半导体材料110与栅极120一起成为三栅极（trigate）晶体管；图2C绘示第一条状半导体材料110与栅极120一起成为π栅极晶体管；图2D绘示第一条状半导体材料110与栅极120一起成为Ω鳍式场效晶体管；图2E绘示第一条状半导体材料110与栅极120一起成为栅极全绕式（gate-all-around,GAA）晶体管。
栅极120位于基材101的表面上，并可以使用不同的方式来跨越第一条状半导体材料110。例如，请参考图1，在本发明的一实施方式中，栅极120可以曲线随第一条状半导体材料110的形状来跨越第一条状半导体材料110。或是，在本发明的另一实施方式中栅极120可以直线平坦化跨越第一条状半导体材料110。
在本发明较佳的实施方式中，栅极120会围绕第一条状半导体材料110的至少三面，如图1所绘示，而具有控制第一通道区121开/关（on/off）的极佳能力。在开启时，充足的电流提供正确的储存讯息（storage signal），而在关闭时，尽量减低漏电流而提供较长的维持时间（retention time）。当栅极120包围第一条状半导体材料110的程度越多时，栅极120就越能稳定地控制第一通道区121。
另一方面，栅极120所控制的第一通道区121中，栅极宽度越小则导通能力越好，但漏电流就越难抑制，因此需搭配条状半导体通道区的宽度来增加栅极120的控制效率。例如，栅极120下方的第一通道区121，平行于第一方向的长度尺寸112至少大于栅极120平行于第二方向的宽度尺寸111的两倍。较佳者，栅极120包含金属，而成为金属栅极。
在本发明另一实施方式中，第一源极端130的尺寸会较第一漏极端140的尺寸以及第一通道区121的尺寸都来的大，所以第一源极端130与第一漏极端140会具有不对称的形状。例如，第一源极端130沿着第二方向106上的源极宽度131大于第一条状半导体材料110沿着第二方向106上的第一通道区宽度111，也大于第一漏极端140沿着第二方向106上的漏极宽度141。因此，第一源极端130、第一漏极端140以及第一通道区121一起形成T字形，第一源极端130则为尺寸较大的一端。
第一介电层150则至少部分夹置于栅极120与第一条状半导体材料110之间，成为栅极120控制第一通道区121的栅极介电层。或是如图1所绘示，第一介电层150覆盖第一条状半导体材料110的上顶面与两相对侧面。较佳者，第一介电层150是一种介电常数大于氧化硅的高介电材料（high k material），例如介电层150可以是氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafniumsilicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)等高介电材料，或其组合。在图2A所绘示的鳍式场效晶体管中，位于第一条状半导体材料110上顶面的第一介电区151要比位于第一条状半导体材料110两相对侧面的第一介电层150还要更厚，如此一来可以降低第一条状半导体材料110角落152（corner）附近的应力。
此外，本发明三维立体动态记忆体结构的第一电容单元160是与第一源极端130一起位于基材101/102的表面上，而且第一源极端130是第一电容单元160的一部分。例如，第一电容单元160包含第一源极端130、第二介电层161与电容金属层162，使得第一电容单元160会具有至少5pF的电容值。其中，第一源极端130可以作为第一电容单元160的下电极之用。其次，第二介电层161则至少部分覆盖第一源极端130，而作为第一电容单元160的电容介电层之用。例如第二介电层161覆盖源极端130的至少一面，或是第二介电层161覆盖源极端130的两面、三面、四面、而最多可达五面。
另外，电容金属层162又至少部分覆盖第二介电层161，而作为第一电容单元160的上电极之用。例如，电容金属层162会完全覆盖第二介电层161与源极端130。在本发明另一实施方式中，第一介电层150与第二介电层161可以为相同的高介电常数材料，较佳者可于同一高介电常数工艺中一起制作。例如，以后置高介电常数后栅极（Gate-Last for High-K Last）工艺为例，第一介电层150还有栅极120，便可与第二介电层161以及电容金属层162同时制得。或者，第一介电层150与第二介电层161可以是不同的高介电常数材料。
在本发明另一实施方式中，本发明的动态记忆体结构100中还包含位元（比特）线（bit line）与字元（字符）线（word line），而分别与动态记忆体结构100中的其他元件电连接。例如，位元线142与第一漏极端140电连接而用于信号的读写（read/write），字元线122则与栅极120电连接。本发明动态记忆体结构100的操作方式为本领域普通技术人员所熟知，而不予赘述。
请参考图3，其绘示本发明三维立体动态记忆体结构的第二种实施例。在本发明的第二种实施例中，动态记忆体结构100包含基材101、第一条状半导体材料110、栅极120、第一源极端130、第一漏极端140、第一通道区121、第一介电层150与第一电容单元160。栅极120、第一源极端130、第一漏极端140、第一通道区121则与第一电容单元160一起成为动态记忆体结构100的主要部分。本发明第二种实施例与本发明第一种实施例的主要差异在于：漏极宽度141与第一通道区宽度111的相对差异。
在本发明的第二种实施例中，第一源极端130的尺寸以及第一漏极端140的尺寸都可以较第一通道区121的尺寸来的大。例如，第一源极端130沿着第二方向106上的源极宽度131大于第一条状半导体材料110沿着第二方向106上的第一通道区宽度111，而第一漏极端140沿着第二方向106上的漏极宽度141也大于第一条状半导体材料110沿着第二方向106上的第一通道区宽度111，较佳者，源极宽度131还可以与漏极宽度141相同。因此，第一源极端130、第一漏极端140以及第一通道区121一体成形为I字形结构，且第一源极端130与第一漏极端140同时为尺寸较大的一端。
同样地，栅极120可以使用不同的方式来跨越第一条状半导体材料110。图1与图3例示本发明的栅极120跨越第一条状半导体材料110的不同方式。例如请参考图1，在本发明的一实施方式中，栅极120可以曲线随第一条状半导体材料110的形状来跨越第一条状半导体材料110。或是请参考第3图，在本发明的另一实施方式中，栅极120可以直线平坦化跨越第一条状半导体材料110。本发明的第二种实施例的其他说明，请参见前述本发明第一种实施例的说明，于此不再赘述。
在本发明的第三种实施例中，多组的条状半导体材料与栅极还可以一起形成一个动态记忆体单元，以大幅提高通道宽度与电容面积。例如，请参考图4，第一条状半导体材料110、栅极120与第一电容单元160和第二条状半导体材料115与第二电容单元160’一起成为动态记忆体单元300。本发明第三种实施例与本发明先前所述实施例的主要差异在于：条状半导体材料的数目、漏极的形状与电容金属层的形状。
在本发明的第三种实施例中，首先，第二条状半导体材料115类似于先前述的第一条状半导体材料110，均位于基材101上并沿着第一方向延伸。第二条状半导体材料115与第一条状半导体材料110各别可以与基材101电绝缘或是电连接。而栅极120则一起跨越第一条状半导体材料110与第二条状半导体材料115，并将第一条状半导体材料110分成第一源极端130、第一漏极端140及第一通道区121，同时也将第二条状半导体材料115分成第二源极端135、第二漏极端143以及第二通道区123。其中，第一介电层150至少部分夹置于栅极120与第一条状半导体材料110之间，以及同时夹置于栅极120与第二条状半导体材料115之间。
位于基材101上的第一源极端130可以作为第一电容单元160的下电极之用。其次，第二介电层161则至少部分覆盖第一源极端130，而作为第一电容单元160的电容介电层之用。另外，电容金属层162又至少部分覆盖第二介电层161，而作为第一电容单元160的上电极之用。
类似地，第二电容单元160’包含第二源极端135、第二介电层163与电容金属层162。第二源极端135作为第二电容单元160’的下电极之用。第二介电层163则至少部分地覆盖第二源极端135并作为第二电容单元160’的电容介电层之用。又，第一电容单元160与第二电容单元160’共用电容金属层162，使得电容金属层162也至少部分地覆盖第二介电层163而作为第二电容单元160’的上电极之用。
如图4所绘示，第二源极端135的尺寸136以及第二漏极端143沿着第二方向的尺寸都可以较第二通道区123的尺寸116来的大。在本发明一实施方式中，第一源极端130与第二源极135端彼此不接触。较佳者，第一条状半导体材料110的第一漏极端140还会与第二条状半导体材料115的第二漏极端143整合在一起，有利于提高漏极接触(drain contact)的工艺宽裕度。本发明的第三种实施例的其他说明，请参见前述本发明第一种实施例的说明，于此不再赘述。
请参考图5，在本发明第三种实施例的另一种态样中，动态记忆体单元300又可以更进一步包含第三条状半导体材料117以及当作电容单元160’（图未示）的下电极之用第三源极端137。第三条状半导体材料117以及第三源极端137的特别之处在于，第一条状半导体材料110的第一源极端130、第二条状半导体材料115的第二源极端135以及第三条状半导体材料117的第三源极端137彼此交错排列，而同时作为图4中电容单元160’的下电极之用。如此的排列方式有利于增加元件密度。
在本发明的第三种实施例中，多组的条状半导体材料与栅极一起形成一个动态记忆体单元，有利于形成电容值较大的动态记忆体单元，例如第一电容单元160与第二电容单元160’一起可能会具有高达20pF的电容值。本发明也不排除两组或以上的条状半导体材料与栅极一起形成一个动态记忆体单元，如图5所绘示。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (18)

1.一种动态记忆体结构，其特征在于，包含：
一基材；
位于该基材上并沿着一第一方向延伸的一第一条状半导体材料；
跨越该第一条状半导体材料并沿着一第二方向延伸的一栅极，并将该第一条状半导体材料分成一第一源极端、一第一漏极端及一第一通道区，其中该第一源极端沿着该第二方向上的一源极宽度大于或等于该第一条状半导体材料沿着该第二方向上的一第一通道区宽度；
一第一电容单元，位于该基材上、包含作为一下电极的该第一源极端、至少部分覆盖该第一源极端并作为一电容介电层的一第二介电层、以及至少部分覆盖该第二介电层而作为一上电极的一电容金属层；
位于该基材上并沿着该第一方向延伸的一第二条状半导体材料，其中该栅极一起跨越该第一条状半导体材料与该第二条状半导体材料，并将该第二条状半导体材料分成一第二源极端、一第二漏极端及一第二通道区；
一第一介电层，至少部分夹置于该栅极与该第一条状半导体材料之间并同时至少部分夹置于该栅极与该第二条状半导体材料之间；以及一第二电容单元，位于该基材上、包含作为该下电极的该第二源极端、至少部分覆盖该第二源极端并作为一第二电容介电层的该第二介电层、以及至少部分覆盖该第二介电层而作为一第二上电极的该电容金属层，其中该第一源极端与该第二源极端彼此不接触；
其中，该第一源极端、该第一漏极端及该第一通道区均属于该第一条状半导体材料，且该第二源极端、该第二漏极端及该第二通道区均属于该第二条状半导体材料，该第一介电层设置在该第一条状半导体材料与该第二条状半导体材料之间，且相对于基材两者分离。
2.根据权利要求1的动态记忆体结构，其特征在于，该第一条状半导体材料、该第二条状半导体材料、该栅极、该第一电容单元与该第二电容单元一起成为一动态记忆体单元。
3.根据权利要求1的动态记忆体结构，其特征在于，该基材为一导电性硅基材、一绝缘性硅基材、或其组合。
4.根据权利要求1的动态记忆体结构，其特征在于，该第一方向与该第二方向垂直。
5.根据权利要求1的动态记忆体结构，其特征在于，该第一方向与该第二方向互相交错不垂直。
6.根据权利要求1的动态记忆体结构，其特征在于，该栅极为一鳍式场效晶体管、一种三栅极晶体管、一π栅极晶体管、一Ω鳍式场效晶体管、一栅极全绕式晶体管其中之一。
7.根据权利要求1的动态记忆体结构，其特征在于，该第一介电层与该第二介电层为相同与不同的一高介电常数材料的其中之一。
8.根据权利要求1的动态记忆体结构，其特征在于，该栅极围绕该第一条状半导体材料的至少三面。
9.根据权利要求1的动态记忆体结构，其特征在于，该栅极平行于该第一方向的一长度尺寸至少大于该栅极平行于该第二方向的一宽度尺寸的两倍。
10.根据权利要求1的动态记忆体结构，其特征在于，该栅极以一曲线随该第一条状半导体材料的形状跨越该第一条状半导体材料。
11.根据权利要求1的动态记忆体结构，其特征在于，该栅极以一直线平坦化跨越该第一条状半导体材料。
12.根据权利要求1的动态记忆体结构，其特征在于，该第二介电层覆盖该源极端最多达五面。
13.根据权利要求1的动态记忆体结构，其特征在于，该电容金属层完全覆盖该源极端。
14.根据权利要求1的动态记忆体结构，其特征在于，该栅极包含一金属。
15.根据权利要求1的动态记忆体结构，其特征在于，该第一条状半导体材料、该第一源极端与该第一漏极端为一体成形。
16.根据权利要求1的动态记忆体结构，其特征在于，还包含：
一位元线，与该第一漏极端电连接。
17.根据权利要求1的动态记忆体结构，其特征在于，还包含：
一字元线，与该栅极电连接。
18.根据权利要求1的动态记忆体结构，其特征在于，该栅极与该第一源极端的高度相同。
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