CN103000633B - 动态记忆体结构 - Google Patents
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Abstract
一种动态记忆体结构，至少包含基材、条状半导体材料、断开栅极、介电层、栅极介电层与电容单元。条状半导体材料位于基材上，并沿着第一方向延伸。断开栅极位于基材上并沿着第二方向延伸。断开栅极包含独立的第一区块以及第二区块，而将条状半导体材料分成源极端、漏极端及通道区。介电层至少部分夹置于断开栅极与基材之间。栅极介电层至少部分夹置于断开栅极与条状半导体材料之间。电容单元则与源极端电连接。
Description
技术领域
本发明涉及一种动态记忆体（存储器）结构。尤其涉及一种具有断开栅极而且电容单元与源极端共享的动态记忆体结构。
背景技术
DRAM（dynamic random access memory）记忆体结构单元是一种由金属氧化物半导体（metal oxide semiconductor,MOS）的晶体管串联至一电容器（capacitor）所构成的记忆体结构单元。金属氧化物半导体晶体管包含有栅极以及至少两组的掺杂区，分别作为漏极（source）或源极（drain）之用。金属氧化物半导体晶体管是由电连接至栅极的字符线（word line）控制整个晶体管的开关，并利用漏极电连接至一位元线（bit line）来形成电流传输通路，然后再经由源极电连接至电容器的储存电极（storage node）达成数据储存或输出的目的。
在目前的动态随机存取记忆体工艺中，电容器大多设计成堆叠于基底表面上的堆叠电容（stack capacitor）或是埋入基底中的深沟渠电容（deep trenchcapacitor）二种。无论是哪一种动态随机存取记忆体，都只有一个栅极来控制埋在基材中的栅极通道的开关，而且需要另外建构电连接至源极端的电容器来达成数据储存或输出的目的。
随着各种电子产品朝小型化发展的趋势，动态随机存取记忆体元件的设计也必须符合高积集度、高密度的要求。而缩小晶体管元件尺寸的设计，为提升动态随机存取记忆体等积体电路积集度的有效方法。唯当晶体管元件尺寸微缩至极限，则需转变为三维(three-dimensional,3D)晶体管，如鳍状结构。
另外，为了促使动态随机存取记忆体元件要有良好的性能，三维晶体管经常需要要求通道区的长度至少大于通道区宽度的两倍，但是这并不利于缩小晶体管元件尺寸的设计。有鉴于此，仍然希望能发展出新的动态随机存取记忆体结构，其具有更小的记忆单元尺寸、又不用限制通道区的长度与宽度的比例，以祈进一步降低成本，提升竞争力。
发明内容
本发明的目的在于是提出一种新的动态随机存取记忆体（存储器）结构，其具有位于基材上的栅极通道、复合式（composite）的源极端与电容器、强化控制栅极通道的背驱栅极（back gate）、又不用限制通道区的长度与宽度的比例以及更小的记忆单元尺寸，以进一步降低成本，提升竞争力。
本发明的动态记忆体结构，至少包含基材、第一条状（strip）半导体材料、断开栅极（split gate）、第一介电层、第一栅极介电层与第一电容单元。第一条状半导体材料位于基材上，并沿着第一方向延伸。断开栅极位于基材上并沿着第二方向延伸。断开栅极包含独立的第一区块（block）以及第二区块，而将第一条状半导体材料分成第一源极端、第一漏极端及第一通道区。第一介电层至少部分夹置于断开栅极与基材之间。第一栅极介电层至少部分夹置于断开栅极与第一条状半导体材料之间。第一电容单元则与第一源极端电连接。
在本发明的一实施方式中，基材可以为导电性硅基材、绝缘性硅基材或其组合。
在本发明的另一实施方式中，第一方向与第二方向实质上垂直，或是实质上互相交错但又不垂直。
在本发明的另一实施方式中，第一电容单元位于基材上，并包含作为下电极用的第一源极端、至少部分覆盖第一源极端并作为电容介电层用的第二介电层、以及至少部分覆盖第二介电层而作为上电极用的电容金属层，所以第一源极端又成为第一电容单元的下电极。
在本发明的另一实施方式中，第一介电层与第二介电层可为相同或是不同的高介电常数材料。
在本发明的另一实施方式中，第二介电层覆盖第一源极端最多达五面。
在本发明的另一实施方式中，电容金属层完全覆盖第一源极端。
在本发明的另一实施方式中，第一区块以及第二区块的其中一者为驱动栅极（drive gate），而另一者则为背驱栅极，而分别控制同一个栅极通道。
在本发明的另一实施方式中，动态记忆体结构还包含与驱动栅极电连接的字符线。
在本发明的另一实施方式中，动态记忆体结构还包含与背驱栅极电连接的背驱线。
在本发明的另一实施方式中，第一条状半导体材料高于第一区块以及第二区块其中的至少一者。
在本发明的另一实施方式中，第一区块以及第二区块其中的至少一者高于第一条状半导体材料。
在本发明的另一实施方式中，栅极包含金属。
在本发明的另一实施方式中，第一条状半导体材料、第一源极端与第一漏极端为一体成形。
在本发明的另一实施方式中，动态记忆体结构还包含与第一漏极端电连接的位元线。
在本发明的另一实施方式中，动态记忆体结构还包含位于基材上并沿着第一方向延伸的第二条状半导体材料、至少部分夹置于断开栅极与第二条状半导体材料间的第二栅极介电层、以及与第二源极端电连接的第二电容单元。断开栅极还包含第三区块，使得第二区块以及第三区块一起将第二条状半导体材料分成第二源极端、第二漏极端及第二通道区。
在本发明的另一实施方式中，第二电容单元位于基材上，并包含作为下电极的第二源极端、至少部分覆盖第二源极端并作为第二电容介电层的第二介电层、以及至少部分覆盖第二介电层而作为第二上电极的电容金属层。第一源极端与第二源极端彼此不接触。
在本发明的另一实施方式中，第一条状半导体材料、第二条状半导体材料、断开栅极、第一电容单元与第二电容单元一起成为一动态记忆体单元。
在本发明的另一实施方式中，第一电容单元与第二电容单元一起共享电容金属层。
在本发明的另一实施方式中，第一电容单元与第二电容单元一起共享背驱栅极。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1至图4绘示本发明的动态记忆体结构；
图1绘示第一条状半导体材料高于第一区块以及第二区块；
图2绘示第一区块以及第二区块高于第一条状半导体材料；
图3其绘示本发明三维立体动态记忆体结构的第二种实施例；
图4其绘示本发明三维立体动态记忆体结构的第三种实施例。
其中，附图标记
100 动态记忆体结构
101 基材
105 第一方向
106 第二方向
110/115/117 条状半导体材料
111 第一通道区宽度
120 断开栅极
121 第一通道区
122 第一栅极介电层
123 第一区块、驱动栅极
124 第二区块、背驱栅极
125 第三区块、驱动栅极
126 字符线
127 背驱线
128 第二通道区
130 第一源极端
131 源极宽度
135 第二源极端
137 第三源极端
140 第一漏极端
141 漏极宽度
142 位元线
143 第二漏极端
150 第二介电层
160 第一电容单元
160’ 第二电容单元
161 第三电容单元
162 电容金属层
200 动态记忆体单元
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本发明提供一种具有断开栅极的动态记忆体结构，能够有效强化控制栅极通道与控制漏电流，以及成就更小的记忆单元尺寸。图1与图2绘示本发明的动态记忆体结构。在本发明动态记忆体结构100的第一种实施例中，至少包含基材101、第一条状半导体材料110、栅极120、第一源极端130、第一漏极端140、第一通道区121、第一栅极介电层122、第二介电层150与第一电容单元160。栅极120、第一源极端130、第一漏极端140、第一通道区121与第一电容单元160一起成为动态记忆体结构100的主要部分。
基材101可为导电性硅基材，例如为含硅基材、三/五族覆硅基材（例如GaN-on-silicon）、石墨烯覆硅基材（graphene-on-silicon）或硅覆绝缘（silicon-on-insulator,SOI）基材等的半导体基材、绝缘性硅基材或其组合。
第一条状半导体材料110则至少部分位于基材101表面上，并沿着第一方向105延伸，且至少在第一条状半导体材料110周围或各第一条状半导体材料110之间设置有浅沟渠隔离（STI）等的绝缘材料。第一条状半导体材料110可以包含硅材料，例如单晶硅，其可利用蚀刻或外延制得。由于基材101可以为导电性硅基材或是硅覆绝缘基材，所以第一条状半导体材料110可能与基材电绝缘或是电连接。在图1所绘示的第一实施例中，基材101是为一块状硅基材，故第一条状半导体材料110与基材101电连接。
另一方面，断开栅极120位于基材101上并沿着第二方向106延伸。如图1所绘示，断开栅极120至少包含独立的第一区块123（block）以及第二区块124。因为第一区块123与第二区块124的缘故，会将第一条状半导体材料110分成第一源极端130、第一漏极端140及第一通道区121。在本发明的一个实施方式中，第一条状半导体材料110、第一源极端130与第一漏极端140可以为一体成形（integrally formed）。另外，第一源极端130则可以与第一电容单元160电连接。在本发明另一实施方式中，第一方向105与第二方向106可以实质上垂直。或是，第一方向105与第二方向106可以互相交错但又不垂直。
第一栅极介电层122至少部分夹置于断开栅极120与第一条状半导体材料110之间，成为断开栅极120用来控制第一通道区121的介电层，第一栅极介电层122也可能至少部分夹置在第一条状半导体材料110与基材101之间，而成为第一介电层。较佳者，第一栅极介电层122是一种介电常数大于氧化硅的高介电材料（high k material），例如第一栅极介电层122可以是氧化铪（hafniumoxide,HfO2）、硅酸铪氧化合物（hafnium silicon oxide,HfSiO4）、硅酸铪氮氧化合物（hafnium silicon oxynitride,HfSiON）、氧化铝（aluminum oxide,Al2O3）、氧化镧（lanthanum oxide,La2O3）、氧化钽（tantalum oxide,Ta2O5）等高介电材料，或其组合。
本发明的断开栅极120可以包含多晶硅、金属硅化物或金属等导电材料，并与第一栅极介电层122一起构成栅极结构。在本发明较佳的实施方式中，断开栅极120的第一区块123以及第二区块124的其中一者成为驱动栅极（drivegate），而另一者则成为背驱栅极，而分别控制同一个栅极通道121，而具有控制第一通道区121开/关（on/off）的极佳能力。
在开启时，同时提供驱动栅极与背驱栅极正电压，所以第一通道区121打开后充足的电流提供正确的储存信息（storage signal）。而在关闭时，提供背驱栅极负电压又可以弥补驱动栅极的不足，来尽量减低漏电流而提供较长的维持时间（retention time）。另一方面，在现有技术中为了促使三维晶体管元件要有良好的性能，经常需要设计通道区的长度至少大于通道区宽度的两倍，此为现有技术的缺点，而本发明正可避免此限制。
在本发明的一实施方式中，如图1所绘示，第一条状半导体110材料可以高于第一区块123以及第二区块124其中的至少一者。或是，如图2所绘示，第一区块123以及第二区块124其中的至少一者高于第一条状半导体材料110。
在本发明另一实施方式中，第一源极端130的尺寸会较第一漏极端140的尺寸以及第一通道区121的尺寸都来的大，所以第一源极端130与第一漏极端140会具有不对称的形状。例如，第一源极端130沿着第二方向106上的源极宽度131大于第一条状半导体材料110沿着第二方向106上的第一通道区宽度111，也大于第一漏极端140沿着第二方向106上的漏极宽度141。因此，第一源极端130、第一漏极端140以及第一通道区121一起形成T字形，第一源极端130则为尺寸较大的一端。
因此，本发明三维立体动态记忆体结构100的第一电容单元160是与第一源极端130一起位于基材101的表面上，而且第一源极端130成为第一电容单元160的一部分。例如，第一电容单元160包含第一源极端130、第二介电层150与电容金属层162，使得第一电容单元160会具有至少5pF的电容值。
其中，第一源极端130可以作为第一电容单元160的下电极之用。其次，第二介电层150则至少部分覆盖第一源极端130，而作为第一电容单元160的电容介电层之用。例如第二介电层150覆盖第一源极端130的至少一面，或是第二介电层150覆盖源极端130的两面、三面、四面、而最多可达五面。此外，电容金属层162又至少部分覆盖第二介电层150，而作为第一电容单元160的上电极之用。第二介电层150较佳也为介电常数大于氧化硅的高介电材料。
例如，电容金属层162会完全覆盖第二介电层150与第一源极端130。在本发明另一实施方式中，第一栅极介电层122与第二介电层150可以为相同的高介电常数材料，较佳者可于同一高介电常数工艺中一起制作。例如，以后置高介电常数后栅极（Gate-Last for High-K Last）工艺为例，第一栅极介电层122还有断开栅极120，便可与第二介电层150以及电容金属层162同时制得。或者，第一栅极介电层122与第二介电层150可以是不同的高介电常数材料。
在本发明另一实施方式中，本发明的动态记忆体结构100中还可以包含位元线（bit line）、字符线（word line）与背驱线（back drive line），而分别与动态记忆体结构100中的其他元件电连接。例如，位元线142与第一漏极端140电连接而用于信号的读写（read/write），字符线126则与断开栅极120中的驱动栅极123电连接。在本发明的另一实施方式中，动态记忆体结构100还包含与背驱栅极124电连接的背驱线127，用来尽量减低漏电流而提供较长的维持时间。本发明动态记忆体结构100的操作方式为本领域普通技术人员所熟知，因此不予赘述。
请参考图3，其绘示本发明三维立体动态记忆体结构的第二种实施例。在本发明的第二种实施例中，多组的条状半导体材料与断开栅极还可以一起形成一个动态记忆体单元，以大幅提高通道宽度与电容面积。例如，请参考图3，第一条状半导体材料110、断开栅极120、第一电容单元160、第二条状半导体材料115与第二电容单元160’一起构成动态记忆体单元200。本发明第二种实施例与本发明现有所述实施例的主要差异在于：条状半导体材料的数目、漏极的形状与电容金属层的形状。
在本发明的第二种实施例中，首先，第二条状半导体材料115类似于现有述的第一条状半导体材料110，均位于基材101上并沿着第一方向105延伸。第二条状半导体材料115与第一条状半导体材料110分别可以与基材101电绝缘或是电连接。断开栅极120还包含第三区块125，使得第二区块124以及第三区块125一起将第二条状半导体材料115分成第二源极端135、第二漏极端143及第二通道区128。断开栅极120将第一条状半导体材料110分成第一源极端130、第一漏极端140及第一通道区121。其中，第一栅极介电层122至少部分夹置于断开栅极120与第一条状半导体材料110之间，以及同时夹置于断开栅极120与第二条状半导体材料115之间。
位于基材101上的第一源极端130可以作为第一电容单元160的下电极之用。其次，第二介电层150则至少部分覆盖第一源极端130，而作为第一电容单元160的电容介电层之用。另外，电容金属层162又至少部分覆盖第二介电层150，而作为第一电容单元160的上电极之用。
类似地，第二电容单元160’包含第二源极端135、第二介电层163与电容金属层162。第二源极端135作为第二电容单元160’的下电极之用，所以第二源极端135电连接第二电容单元160’。第二介电层163则至少部分地覆盖第二源极端135并作为第二电容单元160’的电容介电层之用。又，第一电容单元160与第二电容单元160’共用电容金属层162，使得电容金属层162也至少部分地覆盖第二介电层163而作为第二电容单元160’的上电极之用。
在本发明一实施方式中，第一源极端130与第二源极135端彼此不接触。在本发明的另一实施方式中，第一条状半导体材料110、第二条状半导体材料115、断开栅极120、第一电容单元160与第二电容单元160’，因为第一电容单元160与第二电容单元160’一起共享电容金属层162而成为一复合（composite）动态记忆体单元。在本发明的另一实施方式中，第一电容单元160与第二电容单元160’也可以一起共享背驱栅极124，使得背驱栅极124可以分别协助并强化驱动栅极123（电连接至字符线126）与驱动栅极125（也电连接至字符线126）控制第一通道区121与第二通道区128的开与关。
在本发明又一实施方式中，请参考图4，其绘示本发明三维立体动态记忆体结构的第三种实施例，具有三组或以上的条状半导体材料与断开栅极还可以一起形成一个动态记忆体单元，以大幅提高通道宽度与电容面积。三组或以上的条状半导体材料110/115/117一起形成一个动态记忆体单元，其中第一源极端130、第二源极端135、第三源极端137分别作为第一电容单元160、第二电容单元160’、与第三电容单元161的下电极之用。电容金属层162也至少部分地覆盖第一电容单元160、第二电容单元160’、与第三电容单元161而作为第一电容单元160、第二电容单元160’、与第三电容单元161的上电极之用。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (19)
1.一种动态记忆体结构，其特征在于，包含：
一基材；
位于该基材上并沿着一第一方向延伸的一第一条状半导体材料；
位于该基材上并沿着一第二方向延伸的一断开栅极，其包含独立的一第一区块以及一第二区块，而将该第一条状半导体材料分成一第一源极端、一第一漏极端及一第一通道区；
一第一介电层，至少部分夹置于该断开栅极与该基材之间；
一第一栅极介电层，至少部分夹置于该断开栅极与该第一条状半导体材料之间；以及
一第一电容单元，与该第一源极端电连接；
该第一区块以及该第二区块的其中一者为一驱动栅极，而另一者为一背驱栅极；
其中在开启时，同时提供驱动栅极与背驱栅极正电压，第一通道区打开后充足的电流提供正确的储存信息，在关闭时，提供背驱栅极负电压弥补驱动栅极的不足，以减低漏电流而提供较长的维持时间；
第一源极端的尺寸较第一漏极端的尺寸以及第一通道区的尺寸大，第一源极端与第一漏极端具有不对称的形状。
2.根据权利要求1的动态记忆体结构，其特征在于，该基材为一导电性硅基材、一绝缘性硅基材或其组合。
3.根据权利要求1的动态记忆体结构，其特征在于，该第一方向与该第二方向垂直。
4.根据权利要求1的动态记忆体结构，其特征在于，该第一方向与该第二方向互相交错不垂直。
5.根据权利要求1的动态记忆体结构，其特征在于，该第一电容单元位于该基材上，并包含作为一下电极的该第一源极端、至少部分覆盖该第一源极端并作为一电容介电层的一第二介电层、以及至少部分覆盖该第二介电层而作为一上电极的一电容金属层。
6.根据权利要求5的动态记忆体结构，其特征在于，该第一介电层与该第二介电层为相同与不同的一高介电常数材料的其中一者。
7.根据权利要求5的动态记忆体结构，其特征在于，该第二介电层覆盖该第一源极端最多达五面。
8.根据权利要求5的动态记忆体结构，其特征在于，该电容金属层完全覆盖该第一源极端。
9.根据权利要求1的动态记忆体结构，其特征在于，还包含：
一字符线，与该驱动栅极电连接。
10.根据权利要求1的动态记忆体结构，其特征在于，还包含：
一背驱线，与该背驱栅极电连接。
11.根据权利要求1的动态记忆体结构，其特征在于，该第一条状半导体材料高于该第一区块以及该第二区块其中的至少一者。
12.根据权利要求1的动态记忆体结构，其特征在于，该第一区块以及该第二区块其中的至少一者高于该第一条状半导体材料。
13.根据权利要求1的动态记忆体结构，其特征在于，该栅极包含一金属。
14.根据权利要求1的动态记忆体结构，其特征在于，该第一条状半导体材料、该第一源极端与该第一漏极端为一体成形。
15.根据权利要求1的动态记忆体结构，其特征在于，还包含：
一位元线，与该第一漏极端电连接。
16.根据权利要求1的动态记忆体结构，其特征在于，还包含：
位于该基材上并沿着该第一方向延伸的一第二条状半导体材料，其中该断开栅极还包含一第三区块，使得该第二区块以及该第三区块一起将该第二条状半导体材料分成一第二源极端、一第二漏极端及一第二通道区；
一第二栅极介电层，至少部分夹置于该断开栅极与该第二条状半导体材料之间；以及
一第二电容单元，与该第二源极端电连接；
其中第二区块同时控制第二通道区与第一通道区；
其中该第一电容单元与该第二电容单元共用上电极电容金属层。
17.根据权利要求16的动态记忆体结构，其中该第二电容单元位于该基材上，并包含作为一下电极的该第二源极端、至少部分覆盖该第二源极端并作为一第二电容介电层的一第二介电层、以及至少部分覆盖该第二介电层而作为一第二上电极的一电容金属层，其中该第一源极端与该第二源极端彼此不接触。
18.根据权利要求16的动态记忆体结构，其特征在于，该第一条状半导体材料、该第二条状半导体材料、该断开栅极、该第一电容单元与该第二电容单元一起成为一动态记忆体单元。
19.根据权利要求18的动态记忆体结构，其特征在于，该第一电容单元与该第二电容单元一起共享一背驱栅极。
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