TW201316459A - 動態記憶體結構 - Google Patents

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Abstract

一種動態記憶體結構，至少包含基材、條狀半導體材料、斷開閘極、介電層、閘極介電層與電容單元。條狀半導體材料位於基材上，並沿著第一方向延伸。斷開閘極位於基材上並沿著第二方向延伸。斷開閘極包含獨立之第一區塊以及第二區塊，而將條狀半導體材料分成源極端、汲極端及通道區。介電層至少部份夾置於斷開閘極與基材之間。閘極介電層至少部份夾置於斷開閘極與條狀半導體材料之間。電容單元則與源極端電連接。

Description

動態記憶體結構
本發明係關於一種動態記憶體結構。特定言之，本發明係關於一種具有斷開閘極而且電容單元與源極端共享的動態記憶體結構。
DRAM(dynamic random access memory)記憶體結構單元是一種由金屬氧化物半導體(metal oxide semiconductor,MOS)的電晶體串聯至一電容器(capacitor)所構成的記憶體結構單元。金屬氧化物半導體電晶體包含有閘極以及至少兩組之摻雜區，各別作為汲極(source)或源極(drain)之用。金屬氧化物半導體電晶體係由電連接至閘極的字元線(word line)控制整個電晶體的開關，並利用汲極電連接至一位元線(bit line)來形成電流傳輸通路，然後再經由源極電連接至電容器之儲存電極(storage node)達成資料儲存或輸出之目的。
在目前的動態隨機存取記憶體製程中，電容器大多設計成堆疊於基底表面上之堆疊電容(stack capacitor)或是埋入基底中的深溝渠電容(deep trench capacitor)二種。無論是哪一種動態隨機存取記憶體，都只有一個閘極來控制埋在基材中的閘極通道的開關，而且需要另外建構電連接至源極 端的電容器來達成資料儲存或輸出之目的。
隨著各種電子產品朝小型化發展之趨勢，動態隨機存取記憶體元件的設計也必須符合高積集度、高密度之要求。而縮小電晶體元件尺寸的設計，為提昇動態隨機存取記憶體等積體電路積集度之有效方法。唯當電晶體元件尺寸微縮至極限，則需轉變為三維(three-dimensional,3D)電晶體，如鰭狀結構。
另外，為了促使動態隨機存取記憶體元件要有良好的性能，三維電晶體經常需要要求通道區的長度至少大於通道區寬度的兩倍，但是這並不利於縮小電晶體元件尺寸的設計。有鑒於此，仍然希望能發展出新的動態隨機存取記憶體結構，其具有更小的記憶單元尺寸、又不用限制通道區的長度與寬度的比例，以祈進一步降低成本，提升競爭力。
本發明於是提出一種新的動態隨機存取記憶體結構，其具有位於基材上之閘極通道、複合式(composite)的源極端與電容器、強化控制閘極通道的背驅閘極(back gate)、又不用限制通道區的長度與寬度的比例以及更小的記憶單元尺寸，以進一步降低成本，提升競爭力。
本發明的動態記憶體結構，至少包含基材、第一條狀(strip)半導體材料、斷開閘極(split gate)、第一介電層、第一閘極介電層與第一電容單元。第一條狀半導體材料位於 基材上，並沿著第一方向延伸。斷開閘極位於基材上並沿著第二方向延伸。斷開閘極包含獨立之第一區塊(block)以及第二區塊，而將第一條狀半導體材料分成第一源極端、第一汲極端及第一通道區。第一介電層至少部份夾置於斷開閘極與基材之間。第一閘極介電層至少部份夾置於斷開閘極與第一條狀半導體材料之間。第一電容單元則與第一源極端電連接。
在本發明的一實施方式中，基材可以為導電性矽基材、絕緣性矽基材或其組合。
在本發明的另一實施方式中，第一方向與第二方向實質上垂直，或是實質上互相交錯但又不垂直。
在本發明的另一實施方式中，第一電容單元位於基材上，並包含作為下電極用之第一源極端、至少部份覆蓋第一源極端並作為電容介電層用之第二介電層、以及至少部份覆蓋第二介電層而作為上電極用之電容金屬層，所以第一源極端又成為第一電容單元的下電極。
在本發明的另一實施方式中，第一介電層與第二介電層可為相同或是不同之高介電常數材料。
在本發明的另一實施方式中，第二介電層覆蓋第一源極端最多達五面。
在本發明的另一實施方式中，電容金屬層完全覆蓋第一源極端。
在本發明的另一實施方式中，第一區塊以及第二區塊 之其中一者為驅動閘極(drive gate)，而另一者則為背驅閘極，而分別控制同一個閘極通道。
在本發明的另一實施方式中，動態記憶體結構更包含與驅動閘極電連接的字元線。
在本發明的另一實施方式中，動態記憶體結構更包含與背驅閘極電連接之背驅線。
在本發明的另一實施方式中，第一條狀半導體材料高於第一區塊以及第二區塊其中之至少一者。
在本發明的另一實施方式中，第一區塊以及第二區塊其中之至少一者高於第一條狀半導體材料。
在本發明的另一實施方式中，閘極包含金屬。
在本發明的另一實施方式中，第一條狀半導體材料、第一源極端與第一汲極端為一體成形。
在本發明的另一實施方式中，動態記憶體結構更包含與第一汲極端電連接之位元線。
在本發明的另一實施方式中，動態記憶體結構更包含位於基材上並沿著第一方向延伸之第二條狀半導體材料、至少部份夾置於斷開閘極與第二條狀半導體材料間之第二閘極介電層、以及與第二源極端電連接之第二電容單元。斷開閘極更包含第三區塊，使得第二區塊以及第三區塊一起將第二條狀半導體材料分成第二源極端、第二汲極端及第二通道區。
在本發明的另一實施方式中，第二電容單元位於基材 上，並包含作為下電極之第二源極端、至少部份覆蓋第二源極端並作為第二電容介電層之第二介電層、以及至少部份覆蓋第二介電層而作為第二上電極之電容金屬層。第一源極端與第二源極端彼此不接觸。
在本發明的另一實施方式中，第一條狀半導體材料、第二條狀半導體材料、斷開閘極、第一電容單元與第二電容單元一起成為一動態記憶體單元。
在本發明的另一實施方式中，第一電容單元與第二電容單元一起共享電容金屬層。
在本發明的另一實施方式中，第一電容單元與第二電容單元一起共享背驅閘極。
本發明提供一種具有斷開閘極的動態記憶體結構，能夠有效強化控制閘極通道與控制漏電流，以及成就更小的記憶單元尺寸。第1圖與第2圖繪示本發明的動態記憶體結構。在本發明動態記憶體結構100之第一種實施例中，至少包含基材101、第一條狀半導體材料110、閘極120、第一源極端130、第一汲極端140、第一通道區121、第一閘極介電層122、第二介電層150與第一電容單元160。閘極120、第一源極端130、第一汲極端140、第一通道區121與第一電容單元160一起成為動態記憶體結構100的主要部份。
基材101可為導電性矽基材，例如為含矽基材、三/五族 覆矽基材(例如GaN-on-silicon)、石墨烯覆矽基材(graphene-on-silicon)或矽覆絕緣(silicon-on-insulator,SOI)基材等之半導體基材、絕緣性矽基材或其組合。
第一條狀半導體材料110則至少部份位於基材101表面上，並沿著第一方向105延伸，且至少在第一條狀半導體材料110周圍或各第一條狀半導體材料110之間設置有淺溝渠隔離(STI)等之絕緣材料。第一條狀半導體材料110可以包含矽材料，例如單晶矽，其可藉由蝕刻或磊晶製得。由於基材101可以為導電性矽基材或是矽覆絕緣基材，所以第一條狀半導體材料110可能與基材電絕緣或是電連接。在第1圖所繪示之第一實施例中，基材101係為一塊狀矽基材，故第一條狀半導體材料110與基材101電連接。
另一方面，斷開閘極120位於基材101上並沿著第二方向106延伸。如第1圖所繪示，斷開閘極120至少包含獨立之第一區塊123(block)以及第二區塊124。因為第一區塊123與第二區塊124的緣故，會將第一條狀半導體材料110分成第一源極端130、第一汲極端140及第一通道區121。在本發明的一個實施方式中，第一條狀半導體材料110、第一源極端130與第一汲極端140可以為一體成形(integrally formed)者。另外，第一源極端130則可以與第一電容單元160電連接。在本發明另一實施方式中，第一方向105與第二方向106可以實質上垂直。或是，第一方向105與第二方向106可以互相交錯但又不垂直。
第一閘極介電層122至少部份夾置於斷開閘極120與第一條狀半導體材料110之間，成為斷開閘極120用來控制第一通道區121的介電層，第一閘極介電層122也可能至少部份夾置在第一條狀半導體材料110與基材101之間，而成為第一介電層。較佳者，第一閘極介電層122是一種介電常數大於氧化矽的高介電材料(high k material)，例如第一閘極介電層122可以是氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)等高介電材料，或其組合。
本發明的斷開閘極120可以包含多晶矽、金屬矽化物或金屬等導電材料，並與第一閘極介電層122一起構成閘極結構。在本發明較佳的實施方式中，斷開閘極120之第一區塊123以及第二區塊124之其中一者成為驅動閘極(drive gate)，而另一者則成為背驅閘極，而分別控制同一個閘極通道121，而具有控制第一通道區121開/關(on/off)的極佳能力。
在開啟時，同時提供驅動閘極與背驅閘極正電壓，所以第一通道區121打開後充足的電流提供正確的儲存訊息(storage signal)。而在關閉時，提供背驅閘極負電壓又可以彌補驅動閘極的不足，來盡量減低漏電流而提供較長的維持時間(retention time)。另一方面，在先前技藝中為了促使三 維電晶體元件要有良好的性能，經常需要設計通道區的長度至少大於通道區寬度的兩倍，此為先前技藝之缺點，而本發明正可避免此限制。
在本發明的一實施方式中，如第1圖所繪示，第一條狀半導體110材料可以高於第一區塊123以及第二區塊124其中之至少一者。或是，如第2圖所繪示，第一區塊123以及第二區塊124其中之至少一者高於第一條狀半導體材料110。
在本發明另一實施方式中，第一源極端130的尺寸會較第一汲極端140的尺寸以及第一通道區121的尺寸都來的大，所以第一源極端130與第一汲極端140會具有不對稱的形狀。例如，第一源極端130沿著第二方向106上的源極寬度131大於第一條狀半導體材料110沿著第二方向106上的第一通道區寬度111，也大於第一汲極端140沿著第二方向106上的汲極寬度141。因此，第一源極端130、第一汲極端140以及第一通道區121一起形成T字形，第一源極端130則為尺寸較大的一端。
因此，本發明三維立體動態記憶體結構100的第一電容單元160係與第一源極端130一起位於基材101的表面上，而且第一源極端130成為第一電容單元160的一部份。例如，第一電容單元160包含第一源極端130、第二介電層150與電容金屬層162，使得第一電容單元160會具有至少5pF之電容值。
其中，第一源極端130可以作為第一電容單元160的下電極之用。其次，第二介電層150則至少部份覆蓋第一源極端130，而作為第一電容單元160之電容介電層之用。例如第二介電層150覆蓋第一源極端130的至少一面，或是第二介電層150覆蓋源極端130的兩面、三面、四面、而最多可達五面。此外，電容金屬層162又至少部份覆蓋第二介電層150，而作為第一電容單元160的上電極之用。第二介電層150較佳亦為介電常數大於氧化矽的高介電材料。
例如，電容金屬層162會完全覆蓋第二介電層150與第一源極端130。在本發明另一實施方式中，第一閘極介電層122與第二介電層150可以為相同之高介電常數材料，較佳者可於同一高介電常數製程中一起製作。例如，以後置高介電常數後閘極(Gate-Last for High-K Last)製程為例，第一閘極介電層122還有斷開閘極120，便可與第二介電層150以及電容金屬層162同時製得。或者，第一閘極介電層122與第二介電層150可以是不同之高介電常數材料。
在本發明另一實施方式中，本發明之動態記憶體結構100中還可以包含位元線(bit line)、字元線(word line)與背驅線(back drive line)，而分別與動態記憶體結構100中之其他元件電連接。例如，位元線142與第一汲極端140電連接而用於訊號的讀寫(read/write)，字元線126則與斷開閘極120中的驅動閘極123電連接。在本發明的另一實施方式中，動態記憶體結構100更包含與背驅閘極124電連接之 背驅線127，用來盡量減低漏電流而提供較長的維持時間。本發明動態記憶體結構100的操作方式為本領域一般技藝者所熟知，因此不予贅述。
請參考第3圖，其繪示本發明三維立體動態記憶體結構的第二種實施例。在本發明之第二種實施例中，多組之條狀半導體材料與斷開閘極還可以一起形成一個動態記憶體單元，以大幅提高通道寬度與電容面積。例如，請參考第3圖，第一條狀半導體材料110、斷開閘極120、第一電容單元160、第二條狀半導體材料115與第二電容單元160’一起構成動態記憶體單元200。本發明第二種實施例與本發明先前所述實施例之主要差異在於：條狀半導體材料的數目、汲極的形狀與電容金屬層的形狀。
在本發明之第二種實施例中，首先，第二條狀半導體材料115類似於先前述之第一條狀半導體材料110，均位於基材101上並沿著第一方向105延伸。第二條狀半導體材料115與第一條狀半導體材料110各別可以與基材101電絕緣或是電連接。斷開閘極120更包含第三區塊125，使得第二區塊124以及第三區塊125一起將第二條狀半導體材料115分成第二源極端135、第二汲極端143及第二通道區128。斷開閘極120將第一條狀半導體材料110分成第一源極端130、第一汲極端140及第一通道區121。其中，第一閘極介電層122至少部份夾置於斷開閘極120與第一條狀半導體材料110之間，以及同時夾置於斷開閘極120與第二條狀半導體 材料115之間。
位於基材101上之第一源極端130可以作為第一電容單元160的下電極之用。其次，第二介電層150則至少部份覆蓋第一源極端130，而作為第一電容單元160之電容介電層之用。另外，電容金屬層162又至少部份覆蓋第二介電層150，而作為第一電容單元160的上電極之用。
類似地，第二電容單元160’包含第二源極端135、第二介電層163與電容金屬層162。第二源極端135作為第二電容單元160’的下電極之用，所以第二源極端135電連接第二電容單元160’。第二介電層163則至少部份地覆蓋第二源極端135並作為第二電容單元160’的電容介電層之用。又，第一電容單元160與第二電容單元160’共用電容金屬層162，使得電容金屬層162也至少部份地覆蓋第二介電層163而作為第二電容單元160’的上電極之用。
在本發明一實施方式中，第一源極端130與第二源極135端彼此不接觸。在本發明的另一實施方式中，第一條狀半導體材料110、第二條狀半導體材料115、斷開閘極120、第一電容單元160與第二電容單元160’，因為第一電容單元160與第二電容單元160’一起共享電容金屬層162而成為一複合(composite)動態記憶體單元。在本發明的另一實施方式中，第一電容單元160與第二電容單元160’亦可以一起共享背驅閘極124，使得背驅閘極124可以分別協助並強化驅動閘極123(電連接至字元線126)與驅動閘極125(亦電連 接至字元線126)控制第一通道區121與第二通道區128的開與關。
在本發明又一實施方式中，請參考第4圖，其繪示本發明三維立體動態記憶體結構的第三種實施例，具有三組或以上之條狀半導體材料與斷開閘極還可以一起形成一個動態記憶體單元，以大幅提高通道寬度與電容面積。三組或以上之條狀半導體材料110/115/117一起形成一個動態記憶體單元，其中第一源極端130、第二源極端135、第三源極端137分別作為第一電容單元160、第二電容單元160’、與第三電容單元161的下電極之用。電容金屬層162也至少部份地覆蓋第一電容單元160、第二電容單元160’、與第三電容單元161而作為第一電容單元160、第二電容單元160’、與第三電容單元161的上電極之用。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧動態記憶體結構
101‧‧‧基材
105‧‧‧第一方向
106‧‧‧第二方向
110/115/117‧‧‧條狀半導體材料
111‧‧‧第一通道區寬度
120‧‧‧斷開閘極
121‧‧‧第一通道區
122‧‧‧第一閘極介電層
123‧‧‧第一區塊、驅動閘極
124‧‧‧第二區塊、背驅閘極
125‧‧‧第三區塊、驅動閘極
126‧‧‧字元線
127‧‧‧背驅線
128‧‧‧第二通道區
130‧‧‧第一源極端
131‧‧‧源極寬度
135‧‧‧第二源極端
137‧‧‧第三源極端
140‧‧‧第一汲極端
141‧‧‧汲極寬度
142‧‧‧位元線
143‧‧‧第二汲極端
150‧‧‧第二介電層
160‧‧‧第一電容單元
160’‧‧‧第二電容單元
161‧‧‧第三電容單元
162‧‧‧電容金屬層
200‧‧‧動態記憶體單元
第1圖至第4圖繪示本發明的動態記憶體結構。
第1圖繪示第一條狀半導體材料高於第一區塊以及第二區塊。
第2圖繪示第一區塊以及第二區塊高於第一條狀半導體材料。
第3圖，其繪示本發明三維立體動態記憶體結構的第二 種實施例。
第4圖，其繪示本發明三維立體動態記憶體結構的第三種實施例。
100‧‧‧動態記憶體結構
101‧‧‧基材
105‧‧‧第一方向
106‧‧‧第二方向
110‧‧‧條狀半導體材料
111‧‧‧第一通道區寬度
120‧‧‧斷開閘極
121‧‧‧第一通道區
122‧‧‧第一閘極介電層
123‧‧‧第一區塊、驅動閘極
124‧‧‧第二區塊、背驅閘極
126‧‧‧字元線
127‧‧‧背驅線
130‧‧‧第一源極端
131‧‧‧源極寬度
140‧‧‧第一汲極端
141‧‧‧汲極寬度
142‧‧‧位元線
150‧‧‧第二介電層
160‧‧‧第一電容單元

Claims (21)

  1. 一種動態記憶體結構，包含：一基材；位於該基材上並沿著一第一方向延伸之一第一條狀(strip)半導體材料；位於該基材上並沿著一第二方向延伸之一斷開閘極(split gate)，其包含獨立之一第一區塊(block)以及一第二區塊，而將該第一條狀半導體材料分成一第一源極端、一第一汲極端及一第一通道區；一第一介電層，至少部份夾置於該斷開閘極與該基材之間；一第一閘極介電層，至少部份夾置於該斷開閘極與該第一條狀半導體材料之間；以及一第一電容單元，與該第一源極端電連接。
  2. 如請求項1之動態記憶體結構，其中該基材為一導電性矽基材、一絕緣性矽基材、或其組合。
  3. 如請求項1之動態記憶體結構，其中該第一方向與該第二方向實質上垂直。
  4. 如請求項1之動態記憶體結構，其中該第一方向與該第二方向實質上互相交錯不垂直。
  5. 如請求項1之動態記憶體結構，其中該第一電容單元位於該基材上，並包含作為一下電極之該第一源極端、至少部份覆蓋該第一源極端並作為一電容介電層之一第二介電層、以及至少部份覆蓋該第二介電層而作為一上電極之一電容金屬層。
  6. 如請求項5之動態記憶體結構，其中該第一介電層與該第二介電層為相同與不同之一高介電常數材料之其中一者。
  7. 如請求項5之動態記憶體結構，其中該第二介電層覆蓋該第一源極端最多達五面。
  8. 如請求項5之動態記憶體結構，其中該電容金屬層完全覆蓋該第一源極端。
  9. 如請求項1之動態記憶體結構，其中該第一區塊以及該第二區塊之其中一者為一驅動閘極(drive gate)，而另一者為一背驅閘極(back gate)。
  10. 如請求項9之動態記憶體結構，更包含：一字元線，與該驅動閘極電連接。
  11. 如請求項9之動態記憶體結構，更包含：一背驅線，與該背驅閘極電連接。
  12. 如請求項1之動態記憶體結構，其中該第一條狀半導體材料高於該第一區塊以及該第二區塊其中之至少一者。
  13. 如請求項1之動態記憶體結構，其中該第一區塊以及該第二區塊其中之至少一者高於該第一條狀半導體材料。
  14. 如請求項1之動態記憶體結構，其中該閘極包含一金屬。
  15. 如請求項1之動態記憶體結構，其中該第一條狀半導體材料、該第一源極端與該第一汲極端為一體成形。
  16. 如請求項1之動態記憶體結構，更包含：一位元線，與該第一汲極端電連接。
  17. 如請求項1之動態記憶體結構，更包含：位於該基材上並沿著該第一方向延伸之一第二條狀半導體材料，其中該斷開閘極更包含一第三區塊，使得該第二區塊以及該第三區塊一起將該第二條狀半導體材料分成一第二源極端、一第二汲極端及一第二通道區；一第二閘極介電層，至少部份夾置於該斷開閘極與該第二條狀半導體材料之間；以及一第二電容單元，與該第二源極端電連接。
  18. 如請求項17之動態記憶體結構，其中該第二電容單元位於該基材上，並包含作為一下電極之該第二源極端、至少部份覆蓋該第二源極端並作為一第二電容介電層之一第二介電層、以及至少部份覆蓋該第二介電層而作為一第二上電極之一電容金屬層，其中該第一源極端與該第二源極端彼此不接觸。
  19. 如請求項17之動態記憶體結構，其中該第一條狀半導體材料、該第二條狀半導體材料、該斷開閘極、該第一電容單元與該第二電容單元一起成為一動態記憶體單元。
  20. 如請求項19之動態記憶體結構，其中該第一電容單元與該第二電容單元一起共享一電容金屬層。
  21. 如請求項19之動態記憶體結構，其中該第一電容單元與該第二電容單元一起共享一背驅閘極。
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