CN102983131B - 晶体管电路布局结构 - Google Patents
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Abstract
本发明公开了一种晶体管电路布局结构，包含位于基材上具有源极端、漏极端与断开栅极的晶体管、断开栅极则包含独立的第一区块与独立的第二区块、位元线位于源极端与漏极端上或是埋入基材中并与漏极端电连接、字元线位于第一区块上并与第一区块电连接以及背驱线位于第二区块上并与第二区块电连接。背驱线的水平高度与位元线以及字元线的水平高度不同。
Description
技术领域
本发明大致上关于一种新颖的晶体管电路布局结构。特别是，本发明关于一种除了位元线与字元线以外，能够容纳更多用来控制晶体管的电路的布局结构。
背景技术
晶体管结构是一种由栅极以及至少两组的掺杂区，各别作为漏极（source）或源极（drain）之用，所组成的金属氧化物半导体（metaloxidesemiconductor,MOS）。金属氧化物半导体晶体管由电连接至栅极的字元线（wordline）来控制整个晶体管的开关。MOS晶体管的源极又可以串联至电容器（capacitor）而构成一种存储器结构单元，称为动态随机存取存储器（dynamicrandomaccessmemory,DRAM）。在动态随机存取存储器中，漏极电连接至一位元线（bitline）而形成一电流传输通路，然后再经由源极电连接至电容器的储存电极（storagenode）达成数据储存或输出的目的。
在目前的动态随机存取存储器制程中，电容器大多设计成堆迭于基底表面上的堆迭电容（stackcapacitor）或是埋入基底中的深沟渠电容（deeptrenchcapacitor）二种。无论是哪一种动态随机存取存储器，都只有一个栅极来控制埋在基材中的栅极通道的开关。
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器元件的设计也必须符合高积集度、高密度的要求。为了能够让动态随机存取存储器元件要有良好的性能，希望要求动态随机存取存储器尽量减少漏电流。有鉴于此，仍然期望能发展出新的晶体管电路布局结构，而可以容纳除了位元线与字元线以外更多用来控制晶体管的电路，以祈进一步提升动态随机存取存储器的性能，增加竞争力。
发明内容
有鉴于此，本发明于是提出一种新颖的晶体管电路布局结构。本发明的晶体管电路布局结构，除了位元线与字元线以外，还能够容纳更多用来控制晶体管的电路，而达成进一步提升动态随机存取存储器的性能、减少漏电流并增加竞争力的优势。
本发明首先提出一种晶体管电路布局结构。本发明的晶体管电路布局结构，包含基材、晶体管、位元线、字元线与背驱线。晶体管位于基材上，并包含源极端、漏极端与断开栅极（splitgate）。断开栅极又包含独立的第一区块与独立的第二区块。位元线位于源极与漏极上、与漏极端电连接、并沿着第一方向延伸。字元线位于第一区块上、与第一区块电连接、亦沿着第一方向延伸。背驱线则位于第二区块上、与第二区块电连接、并沿着第二方向延伸。背驱线的水平高度与位元线以及字元线的水平高度不同。
在本发明一实施方式中，第一方向与第二方向实质上垂直。
在本发明另一实施方式中，第一方向与第二方向平行。
在本发明另一实施方式中，背驱线的水平高度高于位元线以及字元线的水平高度。
在本发明另一实施方式中，背驱线的水平高度低于位元线以及字元线的水平高度。
在本发明另一实施方式中，晶体管位于动态存储器单元中。动态存储器单元包含第一条状（strip）半导体材料、第一介电层、第一栅极介电层、断开栅极与第一电容单元。第一条状半导体材料位于基材上并沿着第一方向延伸。断开栅极位于基材上并沿着第三方向延伸，而将第一条状半导体材料分成第一源极端、第一漏极端及第一通道区。第一方向与第三方向可以是实质上垂直或是互相交错但不垂直。第一介电层至少部份夹置于断开栅极与基材之间。第一栅极介电层至少部份夹置于断开栅极与第一条状半导体材料之间。第一电容单元位于基材上，并包含作为下电极的第一源极端、至少部份覆盖第一源极端并作为电容介电层的第二介电层、以及至少部份覆盖第二介电层而作为上电极的电容金属层。
在本发明另一实施方式中，电容金属层沿着第三方向延伸，而形成位于基材上的电极线。
在本发明另一实施方式中，电极线的水平高度低于背驱线、位元线以及字元线的水平高度。
在本发明另一实施方式中，动态存储器单元更包含第二条状半导体材料、第二栅极介电层与第二电容单元。第二条状半导体材料位于基材上并沿着第一方向延伸。断开栅极更包含独立的第三区块，使得第二区块以及第三区块一起将第二条状半导体材料分成第二源极端、第二漏极端以及第二通道区。第二栅极介电层至少部份夹置于断开栅极与第二条状半导体材料之间。第二电容单元与第二源极端电连接，使得第一条状半导体材料、第二条状半导体材料、断开栅极、第一电容单元与第二电容单元一起成为动态存储器单元，而且第一电容单元与第二电容单元一起共享电极线。
在本发明另一实施方式中，位元线位于第一电容单元之上。
本发明其次提出另一种晶体管电路布局结构。本发明的晶体管电路布局结构，包含基材、晶体管、位元线、字元线与背驱线。晶体管位于基材上，并包含源极端、漏极端、与断开栅极。断开栅极包含独立的第一区块与独立的第二区块。位元线埋入基材中、又与漏极端电连接、并沿着第一方向延伸。字元线位于第一区块上、与第一区块电连接、又沿着第一方向延伸。背驱线位于第二区块上、与第二区块电连接、并沿着第二方向延伸，而且背驱线的水平高度与字元线的水平高度不同。
在本发明一实施方式中，第一方向与第二方向实质上垂直。
在本发明另一实施方式中，第一方向与第二方向平行。
在本发明另一实施方式中，背驱线的水平高度高于字元线的水平高度。
在本发明另一实施方式中，背驱线的水平高度低于字元线的水平高度。
在本发明另一实施方式中，晶体管位于动态存储器单元中，动态存储器单元包含第一条状半导体材料、第一介电层、第一栅极介电层、断开栅极与第一电容单元。第一条状半导体材料位于基材上并沿着第一方向延伸。断开栅极位于基材上并沿着第三方向延伸，而将第一条状半导体材料分成第一源极端、第一漏极端及第一通道区。第一方向与第三方向可以是实质上垂直或是互相交错但不垂直。第一介电层至少部份夹置于断开栅极与基材之间。第一栅极介电层至少部份夹置于断开栅极与第一条状半导体材料之间。第一电容单元位于基材上、并包含作为下电极的第一源极端、至少部份覆盖第一源极端并作为电容介电层用的第二介电层、以及至少部份覆盖第二介电层而作为上电极用的电容金属层。
在本发明另一实施方式中，电容金属层沿着第三方向延伸，而形成位于基材上的电极线。
在本发明另一实施方式中，电极线的水平高度低于背驱线以及字元线的水平高度。
在本发明另一实施方式中，动态存储器单元更包含第二条状半导体材料、第二栅极介电层与第二电容单元。第二条状半导体材料位于基材上并沿着第一方向延伸。断开栅极更包含独立的第三区块，使得第二区块以及第三区块一起将第二条状半导体材料分成第二源极端、第二漏极端及第二通道区。第二栅极介电层至少部份夹置于断开栅极与第二条状半导体材料之间。第二电容单元与第二源极端电连接，使得第一条状半导体材料、第二条状半导体材料、断开栅极、第一电容单元与第二电容单元一起成为动态存储器单元，而且第一电容单元与第二电容单元一起共享电极线。
在本发明另一实施方式中，位元线位于第一电容单元下方。
附图说明
图1绘示本发明的晶体管电路布局结构的实施例。
图2至图5绘示本发明的晶体管电路布局结构依据图1的一系列实施例，位元线位于源极端与漏极端之上。
图6至图9绘示本发明的晶体管电路布局结构依据图1的另一系列实施例，位元线埋入基材中。
其中，附图标记：
100晶体管电路布局结构101基材
102动态存储器单元103第一条状半导体材料
104第二条状半导体材料
105第一方向
106第二方向
110晶体管
111第一源极端
111’第二源极端
113第一漏极端
113’第二漏极端
120断开栅极
121第一通道区
121’第二通道区
122第一栅极介电层/第一介电层
122’第二栅极介电层
123第一区块
124第二区块
125第三区块
130字元线
130a驱动插塞
140位元线
140a漏极插塞
150背驱线
150a背驱插塞
160第一电容单元
160’第二电容单元
161第二介电层
162电容金属层
162’电极线
具体实施方式
本发明提供一种晶体管电路布局结构。为了能进一步降低动态随机存取存储器的漏电流并增加竞争力，本发明的晶体管电路布局结构，除了位元线与字元线以外，还有能够容纳用来控制晶体管漏电流用的电路。图1至图9绘示本发明所提供的晶体管电路布局结构的多种实施方式，例如位元线可以位于源极与漏极的上或是埋入基材中、背驱线的水平高度可以与位元线以及字元线的水平高度不同，或是背驱线与字元线彼此实质上为平行、垂直或是不垂直的互相交错。
首先请参考图1，其绘示本发明的晶体管电路布局结构的第一种实施例。本发明的晶体管电路布局结构100，至少包含基材101、晶体管110、断开栅极120、字元线130、位元线140、背驱线150与第一电容单元160。为了清楚表示的缘故，图1中并未绘出字元线130、位元线140与背驱线150。
基材101可为导电性硅基材，例如为含硅基材、三/五族覆硅基材（例如GaN-on-silicon）、石墨烯覆硅基材（graphene-on-silicon）或硅覆绝缘（silicon-on-insulator,SOI）基材等的半导体基材。晶体管110位于基材101上，并包含源极、漏极与断开栅极120。
在本发明一实施方式中，请参考图1，晶体管110位于动态存储器单元102中。动态存储器单元102包含第一条状（strip）半导体材料103、断开栅极120、第一栅极介电层122与第一电容单元160。
第一条状半导体材料103则至少部份位于基材101表面上，并沿着第一方向105延伸。在第一条状半导体材料103周围或各第一条状半导体材料103之间可能设置有浅沟隔离（STI）等的绝缘材料。第一条状半导体材料103可以包含硅材料，例如单晶硅，其可藉由蚀刻或磊晶制得。由于基材101可以为导电性硅基材或是硅覆绝缘基材，所以第一条状半导体材料103可能与基材101电绝缘或是电连接。在图1所绘示的第一实施例中，基材101为一块状硅基材，故第一条状半导体材料103与基材101电连接。
另一方面，断开栅极120位于基材101上并沿着第二方向106延伸。如图1所绘示，断开栅极120至少包含独立的第一区块123以及第二区块124，视情况需要还可能包含更多区块，例如进一步包含第三区块125。因为第一区块123与第二区块124的缘故，会将第一条状半导体材料103分成第一源极端111、第一漏极端113及第一通道区121。
在本发明的一个实施方式中，第一条状半导体材料103、第一源极端111与第一漏极端113可以为一体成形（integrallyformed）者。另外，第一源极端111则与第一电容单元160电连接。在本发明另一实施方式中，第一方向105与第二方向106可以实质上垂直。或是，第一方向105与第二方向106可以互相交错但又不垂直。
在本发明另一实施方式中，第一源极端111的尺寸会较第一漏极端113的尺寸以及第一通道区121的尺寸都来的大，所以第一源极端111与第一漏极端113可以具有不对称的形状。例如，第一源极端111沿着第二方向106上的源极宽度大于第一条状半导体材料103沿着第二方向106上的第一通道区宽度，也大于第一漏极端113沿着第二方向106上的漏极宽度。因此，第一源极端111、第一漏极端113以及第一通道区121一起形成T字形，第一源极端111则为尺寸较大的一端。
第一栅极介电层122至少部份夹置于断开栅极120与第一条状半导体材料103之间，成为断开栅极120控制第一通道区121的介电层。另外，第一栅极介电层122也可能延伸而至少部份夹置在第一条状半导体材料103与基材101之间，而成为第一介电层。较佳者，第一栅极介电层122是一种介电常数大于氧化硅的高介电材料（highkmaterial），例如第一栅极介电层122可以是氧化铪（hafniumoxide,HfO2）、硅酸铪氧化合物（hafniumsiliconoxide,HfSiO4）、硅酸铪氮氧化合物（hafniumsiliconoxynitride,HfSiON）、氧化铝（aluminumoxide,Al2O3）、氧化镧（lanthanumoxide,La2O3）、氧化钽（tantalumoxide,Ta2O5）等高介电材料，或其组合。
本发明晶体管110中的第一源极端111与第一电容单元160一起位于基材101的表面上，而且第一源极端111成为第一电容单元160的一部份。例如，第一电容单元160包含第一源极端111、第二介电层161与电容金属层162，使得第一电容单元160会具有至少5pF的电容值。
其中，第一源极端111可以作为第一电容单元160的下电极之用。其次，第二介电层161则至少部份覆盖第一源极端111，而作为第一电容单元160的电容介电层之用。例如第二介电层161可以覆盖第一源极端111的至少一面，或是第二介电层161覆盖第一源极端111的两面、三面、四面、而最多可达五面。第二介电层161较佳亦为介电常数大于氧化硅的高介电材料。此外，电容金属层162又至少部份覆盖第二介电层161，而作为第一电容单元160的上电极之用。
例如，电容金属层162会完全覆盖第二介电层161与第一源极端111。在本发明另一实施方式中，第一介电层122与第二介电层161可以为相同的高介电常数材料，较佳者可于同一高介电常数制程中一起制作。例如，以后置高介电常数后栅极（Gate-LastforHigh-KLast）制程为例，第一介电层122还有断开栅极120，便可与第二介电层161以及电容金属层162同时制得。或者，第一介电层122与第二介电层161也可以是不同的高介电常数材料。
本发明的断开栅极120可以包含多晶硅、金属硅化物或金属等导电材料，并与第一栅极介电层122一起构成栅极结构。在本发明较佳的实施方式中，断开栅极120的第一区块123以及第二区块124的其中一者成为驱动栅极（drivegate），而另一者则成为背驱栅极（backgate），而分别控制同一个第一通道区121，而具有控制第一通道区121开/关（on/off）的极佳能力。
驱动栅极（drivegate）与背驱栅极（backgate）控制同一个第一通道区121的优点在于，当第一通道区121开启时，同时提供驱动栅极与背驱栅极正电压可以使得第一通道区121打开后有充足的电流来提供正确的储存讯息（storagesignal）。而当第一通道区121关闭时，提供背驱栅极负电压又可以弥补驱动栅极的不足，来尽量减低漏电流而提供较长的维持时间（retentiontime）。
由于位元线140与第一漏极端113电连接而用于信号的读写（read/write）、字元线130则与断开栅极120中的驱动栅极123电连接、背驱线150与背驱栅极124电连接来尽量减低漏电流，因此本发明晶体管电路布局结构100中需要容纳至少三组彼此电性绝缘的电路。
请参考图2至图5，其绘示本发明的晶体管电路布局结构依据图1的一系列实施例，其中增加绘示位元线140、字元线130与背驱线150，而且位元线140可以位于源极端与漏极端之上。沿着第一方向105延伸的字元线130位于第一区块123（亦即驱动栅极123）上，并向下经由驱动插塞130a与第一区块123电连接，而用来控制所有与字元线130电连接的驱动栅极123。电容金属层162则位于基材101上，视情况需要可以向第二方向106延伸。
在图2所绘示的第二种实施例中，沿着第一方向105延伸的位元线140位于所对应的源极与漏极（例如第一源极端111与第一漏极端113）上并向下经由漏极插塞140a而与漏极端电连接，用来控制所有与位元线140电连接的漏极。沿着第二方向106延伸的背驱线150则位于第二区块124（背驱栅极124）上并向下经由背驱插塞150a而与第二区块124电连接，用来控制所有与背驱线150电连接的背驱栅极124，藉此尽量减低漏电流而提供较长的维持时间。电容金属层162、位元线140、字元线130与背驱线150之间可以藉由现有的层间介电层（ILD）（图未示）维持彼此间的电绝缘。
图2所绘示的第二种实施例中，背驱线150与字元线130彼此实质上可以为垂直或是互相交错但不垂直，而且背驱线150的水平高度同时高于位元线140以及字元线130的水平高度。请参考图3，在本发明的第三种实施例中，背驱线150的水平高度则可以同时低于位元线140以及字元线130的水平高度。
请参考图4，在本发明的第四种实施例中，背驱线150亦可以沿着第一方向105延伸使得背驱线150与字元线130彼此实质上为平行，而且背驱线150的水平高度可以同时高于位元线140以及字元线130的水平高度。请参考图5，在本发明的第五种实施例中，背驱线150的水平高度会同时低于位元线140以及字元线130的水平高度。
请参考图6至图9，其绘示本发明的晶体管电路布局结构依据图1的另一系列实施例，其中增加绘示位元线140、字元线130与背驱线150，而且位元线140可以埋入基材101中，以减低布局线路（layoutcircuit）在基材101上的密度。沿着第一方向105延伸的字元线130位于第一区块123（亦即驱动栅极123）上，并向下经由驱动插塞130a与第一区块123电连接，而用来控制所有与字元线130电连接的驱动栅极123。电容金属层162则位于基材101上，视情况需要可以向第二方向106延伸。
在图6所绘示的第二种实施例中，沿着第一方向105延伸的位元线140系埋入基材101中并位于所对应的源极与漏极（例如第一源极端111与第一漏极端113）的下方，并向上经由漏极插塞140a而与漏极端电连接，用来控制所有与位元线140电连接的漏极。沿着第二方向106延伸的背驱线150则位于第二区块124（背驱栅极124）上方并向下经由背驱插塞150a而与第二区块124电连接，用来控制所有与背驱线150电连接的背驱栅极124，藉此尽量减低漏电流而提供较长的维持时间。电容金属层162、字元线130与背驱线150之间可以藉由现有的层间介电层（ILD）维持彼此间的电绝缘。
图6所绘示的第六种实施例中，背驱线150与字元线130彼此实质上可以为垂直或是互相交错但不垂直，而且背驱线150的水平高度同时高于位元线140以及字元线130的水平高度（位元线140埋入基材101中）。请参考图7，在本发明的第七种实施例中，背驱线150的水平高度则可以低于字元线130的水平高度，但是又高于位元线140的水平高度。
请参考图8，在本发明的第八种实施例中，背驱线150亦可以沿着第一方向105延伸使得背驱线150与字元线130彼此实质上为平行，而且背驱线150的水平高度可以同时高于位元线140以及字元线130的水平高度。另外，请参考图9，在本发明的第九种实施例中，背驱线150的水平高度会低于字元线130的水平高度，但是又高于位元线140的水平高度。
请参考图2至图9，在本发明另一实施方式中，电容金属层162可以沿着第二方向106延伸，而形成位于基材上101的电极线162’。在此实施方式中，请参考图2至图5，电极线162’的水平高度可以低于背驱线150、位元线140以及字元线130的水平高度。或是，请参考图6至图9，电极线162’的水平高度可以低于背驱线150以及字元线130的水平高度，但是又高于位元线140的水平高度（位元线140埋入基材101中）。
请参考图1，在本发明又一实施方式中，动态存储器单元102更包含第二条状半导体材料104、第二栅极介电层122’与第二电容单元160’。本发明动态存储器单元102不排除还可能包含三条以上的条状半导体材料。
第二条状半导体材料104亦位于基材101上，并沿着第一方向105延伸。断开栅极120更包含独立的第三区块125，使得第二区块124以及第三区块125一起将第二条状半导体104材料分成第二源极端111’、第二漏极端113’以及第二通道区121’。第二栅极介电层122’至少部份夹置于断开栅极120与第二条状半导体材料之间104。第二电容单元160’与第二源极111’端电连接，使得第一条状半导体材料103、第二条状半导体材料104、断开栅极120、第一电容单元160与第二电容单元160’一起成为动态存储器单元102。
由于动态存储器单元102可以同时包含第一电容单元160与第二电容单元160’，而且电容金属层162可以向第二方向106延伸，所以电容金属层162可以电连接第一电容单元160与第二电容单元160’，而成为第一电容单元160与第二电容单元160’一起共享的电极线162’，而控制所有电连接的电容单元。在本发明另一实施方式中，如图2所绘示，位元线140可以通过第一电容单元160的上方，或是如图6所绘示，位元线140可以通过第一电容单元160的下方。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求保护范围所做的均等变化与修改，皆应属本发明的涵盖范围。
Claims (19)
1.一种晶体管电路布局结构，其特征在于，包含：
一基材；
一晶体管，位于该基材上，并包含一源极、一漏极、与一断开栅极，其中该断开栅极包含独立的一第一区块与独立的一第二区块；
一位元线，位于该源极与该漏极上、与该漏极电连接、并沿着一第一方向延伸；
一字元线，位于该第一区块上、与该第一区块电连接、并沿着该第一方向延伸；
一背驱线，位于该第二区块上、与该第二区块电连接、并沿着一第二方向延伸，其中该背驱线的水平高度与该位元线以及该字元线的水平高度不同；
其中，该晶体管位于一动态存储器单元中，该动态存储器单元还包含：
位于该基材上并沿着该第一方向延伸的一第一条状半导体材料；
位于该基材上并沿着一第三方向延伸的该断开栅极，而将该第一条状半导体材料分成一第一源极端、一第一漏极端及一第一通道区，其中该第一方向与该第三方向为实质上垂直与互相交错但不垂直其中之一者；
一第一介电层，至少部份夹置于该断开栅极与该基材之间；
一第一栅极介电层，至少部份夹置于该断开栅极与该第一条状半导体材料之间；以及
一第一电容单元，位于该基材上、包含作为一下电极的该第一源极端、至少部份覆盖该第一源极端并作为一电容介电层的一第二介电层、以及至少部份覆盖该第二介电层而作为一上电极的一电容金属层。
2.如权利要求1的晶体管电路布局结构，其特征在于，该第一方向与该第二方向实质上垂直。
3.如权利要求1的晶体管电路布局结构，其特征在于，该第一方向与该第二方向平行。
4.如权利要求1的晶体管电路布局结构，其特征在于，该背驱线的水平高度高于该位元线以及该字元线的水平高度。
5.如权利要求1的晶体管电路布局结构，其特征在于，该背驱线的水平高度低于该位元线以及该字元线的水平高度。
6.如权利要求1的晶体管电路布局结构，其特征在于，该电容金属层沿着该第三方向延伸，而形成位于该基材上的一电极线。
7.如权利要求6的晶体管电路布局结构，其特征在于，该电极线的水平高度低于该背驱线、该位元线以及该字元线的水平高度。
8.如权利要求1的晶体管电路布局结构，其特征在于，该动态存储器单元还包含：
位于该基材上并沿着该第一方向延伸的一第二条状半导体材料，其中该断开栅极还包含独立的一第三区块，使得该第二区块以及该第三区块一起将该第二条状半导体材料分成一第二源极端、一第二漏极端及一第二通道区；
一第二栅极介电层，至少部份夹置于该断开栅极与该第二条状半导体材料之间；以及
一第二电容单元，与该第二源极端电连接，使得该第一条状半导体材料、该第二条状半导体材料、该断开栅极、该第一电容单元与该第二电容单元一起成为一动态存储器单元，其中该第一电容单元与该第二电容单元一起共享一电极线。
9.如权利要求1的晶体管电路布局结构，其特征在于，该位元线位于该第一电容单元上。
10.一种晶体管电路布局结构，其特征在于，包含：
一基材；
一晶体管，位于该基材上，并包含一源极、一漏极、与一断开栅极，其中该断开栅极包含独立的一第一区块与独立的一第二区块；
一位元线，埋入该基材中、与该漏极电连接、并沿着一第一方向延伸；
一字元线，位于该第一区块上、与该第一区块电连接、并沿着该第一方向延伸；
一背驱线，位于该第二区块上、与该第二区块电连接、并沿着一第二方向延伸，其中该背驱线的水平高度与该字元线的水平高度不同。
11.如权利要求10的晶体管电路布局结构，其特征在于，该第一方向与该第二方向实质上垂直。
12.如权利要求10的晶体管电路布局结构，其特征在于，该第一方向与该第二方向平行。
13.如权利要求10的晶体管电路布局结构，其特征在于，该背驱线的水平高度高于该字元线的水平高度。
14.如权利要求10的晶体管电路布局结构，其特征在于，该背驱线的水平高度低于该字元线的水平高度。
15.如权利要求10的晶体管电路布局结构，其特征在于，该晶体管位于一动态存储器单元中，该动态存储器单元更包含：
位于该基材上并沿着该第一方向延伸的一第一条状半导体材料；
位于该基材上并沿着一第三方向延伸的该断开栅极，而将该第一条状半导体材料分成一第一源极端、一第一漏极端及一第一通道区，其中该第一方向与该第三方向为实质上垂直与互相交错但不垂直其中之一者；
一第一介电层，至少部份夹置于该断开栅极与该基材之间；
一第一栅极介电层，至少部份夹置于该断开栅极与该第一条状半导体材料之间；以及
一第一电容单元，位于该基材上、包含作为一下电极的该第一源极端、至少部份覆盖该第一源极端并作为一电容介电层的一第二介电层、以及至少部份覆盖该第二介电层而作为一上电极的一电容金属层。
16.如权利要求15的晶体管电路布局结构，其特征在于，该电容金属层沿着该第三方向延伸，而形成位于该基材上的一电极线。
17.如权利要求16的晶体管电路布局结构，其特征在于，该电极线的水平高度低于该背驱线以及该字元线的水平高度。
18.如权利要求15的晶体管电路布局结构，其特征在于，该动态存储器单元还包含：
位于该基材上并沿着该第一方向延伸的一第二条状半导体材料，其中该断开栅极还包含独立的一第三区块，使得该第二区块以及该第三区块一起将该第二条状半导体材料分成一第二源极端、一第二漏极端及一第二通道区；
一第二栅极介电层，至少部份夹置于该断开栅极与该第二条状半导体材料之间；以及
一第二电容单元，与该第二源极端电连接，使得该第一条状半导体材料、该第二条状半导体材料、该断开栅极、该第一电容单元与该第二电容单元一起成为一动态存储器单元，其中该第一电容单元与该第二电容单元一起共享一电极线。
19.如权利要求18的晶体管电路布局结构，其特征在于，该位元线位于该第一电容单元下方。
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