KR20140030501A - 에어 갭을 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
기판 내에 트렌치 분리 영역들을 형성하여 상기 트렌치 분리 영역들 사이의 상기 기판 상에 제1 도전층 패턴들을 갖는 활성 영역들을 정의하고, 상기 제1 도전층 패턴들 사이에 상기 제1 도전층 패턴의 상부면보다 낮은 레벨의 상부면을 갖는 희생층 패턴들을 형성하고, 상기 희생층 패턴들의 일부가 노출되도록 상기 희생층 패턴들 상에 제1 절연막 패턴들을 형성하고, 상기 희생층 패턴들을 제거하여 상기 제1 절연막 패턴들의 하부에 에어 갭들을 형성하고, 상기 제1 절연막 패턴들 사이에 제2 절연막 패턴들을 형성하고, 상기 제1 및 제2 절연막 패턴들을 소정 깊이만큼 식각하고, 상기 활성 영역들 상에 상기 제1 도전층 패턴들을 포함하는 게이트 구조물들을 형성하고, 및 상기 잔류하는 제2 및 제3 절연막 패턴들을 제거하여 상기 에어 갭들을 확장시키는 것을 포함하는 반도체 소자의 제조 방법이 제공된다.
Description
본 발명은 에어 갭을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 들어 모바일 기기들, 특히 전력 소모가 낮은 반도체 기술이 더욱 필요해지고 있다. 전력 소모를 낮추기 위하여, 낮은 전압에서 보다 빠르게 동작하고, 데이터 리텐션이 우수한 반도체 기술의 필요성이 커지고 있다.
본 발명이 해결하고자 하는 과제는 에어 갭을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 앞서 언급한 과제로 한정되지 않으며, 여기서 언급되지 않은 다른 과제들은 이하의 기재로부터 당 업자에게 명백히 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은, 기판 내에 트렌치 분리 영역들을 형성하여 상기 트렌치 분리 영역들 사이의 상기 기판 상에 제1 도전층 패턴들을 갖는 활성 영역들을 정의하고, 상기 제1 도전층 패턴들 사이에 상기 제1 도전층 패턴의 상부면보다 낮은 레벨의 상부면을 갖는 희생층 패턴들을 형성하고, 상기 희생층 패턴들의 일부가 노출되도록 상기 희생층 패턴들 상에 제1 절연막 패턴들을 형성하고, 상기 희생층 패턴들을 제거하여 상기 제1 절연막 패턴들의 하부에 에어 갭들을 형성하고, 상기 제1 절연막 패턴들 사이에 제2 절연막 패턴들을 형성하고, 상기 제1 및 제2 절연막 패턴들을 소정 깊이만큼 식각하고, 상기 활성 영역들 상에 상기 제1 도전층 패턴들을 포함하는 게이트 구조물들을 형성하고, 및 상기 잔류하는 제2 및 제3 절연막 패턴들을 제거하여 상기 에어 갭들을 확장시키는 것을 포함한다.
상기 희생층 패턴들을 형성하기 전에, 상기 트렌치 분리 영역들 및 상기 제1 도전층 패턴들을 갖는 상기 기판 상에 제1 버퍼막이 형성하는 것을 더 포함할 수 있다. 상기 제1 절연막 패턴들을 형성하기 전에, 상기 제1 버퍼막의 노출된 부분을 식각하는 것을 더 포함할 수 있다. 상기 제1 버퍼막은 잔류하는 상기 제1 및 제2 절연막 패턴들을 제거할 때 함께 제거될 수 있다.
상기 에어 갭들을 확장시키기 전에, 상기 게이트 구조물들의 양 측벽들 상에 제2 버퍼막을 형성하는 것을 더 포함할 수 있다. 상기 제2 버퍼막은 잔류하는 상기 제2 및 제3 절연막 패턴들을 제거할 때 함께 제거될 수 있다.
상기 트렌치 분리 영역을 형성하는 것은, 상기 기판 상에 상기 제1 도전층 패턴들을 형성하고, 상기 제1 도전층 패턴들을 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치들을 형성하여 상기 제1 도전층 패턴들을 갖는 상기 활성 영역들을 정의하고, 상기 트렌치들을 소자 분리막으로 매립하고, 및 상기 활성 영역의 표면보다 낮은 레벨의 상부면을 갖도록 상기 소자 분리막을 식각하는 것을 포함할 수 있다.
상기 제1 절연막 패턴들을 형성하는 것은, 상기 희생층 패턴들을 갖는 상기 기판 상에 제1 절연막을 형성하고, 상기 제1 절연막을 식각하여 상기 제1 도전층 패턴들의 양 측벽들 상에 스페이서 형태의 제1 절연막 패턴들을 형성하는 것을 포함할 수 있다.
상기 희생층 패턴들은 스핀-온 하드 마스크(spin-on hard mask; SOH)막을 포함할 수 있다.
상기 잔류하는 제1 및 제2 절연막 패턴들을 제거하여 상기 에어 갭들을 확장하는 것은 습식 식각 공정으로 이루어질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 게이트 구조물들 사이에 낮은 유전율을 갖는 에어 갭이 형성됨으로써, 게이트 구조물들 사이의 기생 커패시턴스 및 전하 누설 등이 감소되어 소자의 동작 속도가 빨라질 수 있다. 또한, 게이트 구조물들 간의 커플링에 의한 상호 간섭이 최소화되어 소자의 신뢰성이 향상될 수 있다.
기타, 본 발명의 기술적 사상에 의한 다양한 효과들은 상세한 설명 내에 추가될 것이다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a 내지 도 8b는 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 14b는 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 내지 도 16b는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17a 및 도 18b는 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 반도체 모듈의 블록도이다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 시스템의 블록도이다.
도 2a 내지 도 8b는 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 14b는 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 내지 도 16b는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17a 및 도 18b는 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 반도체 모듈의 블록도이다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 평면도이다. 도 2a 내지 도 8b는 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각각의 'a'도는 도 1의 I-I' 선에 따른 반도체 소자의 단면도이고, 각각의 'b' 도는 도 1의 II-II' 선에 따른 반도체 소자의 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 실시예에 의한 제조 방법은 기판(100) 내에 활성 영역들(101)을 정의하는 트렌치 분리 영역들을 형성하는 것을 포함할 수 있다.
먼저, 상기 기판(100) 상에 터널 절연막 및 제1 도전층이 순차적으로 적층될 수 있다.
상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 벌크(bulk) 실리콘, 실리콘-온-인슐레이터(silicon on insulator: SOI), 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막을 포함할 수 있다.
상기 터널 절연막은 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 터널 절연막은 상기 기판(100)의 표면 부위가 열적 산화되어 형성된 실리콘 산화막으로 형성될 수 있다. 응용 실시예에서, 상기 터널 절연막은 SiON, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성될 수 있다. 응용 실시예에서, 상기 터널 절연막은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법 등을 이용하여 형성될 수 있다.
플로팅 게이트 전극으로 제공되는 상기 제1 도전층은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 상기 터널 절연막 상에 CVD 방법으로 폴리실리콘막이 증착된 후, 상기 폴리실리콘막에 불순물이 도핑되어 상기 제1 도전층이 형성될 수 있다. 또는, 상기 제1 도전층은 폴리실리콘막이 증착되는 동안 불순물이 인-시튜(in-situ) 도핑되어 형성될 수도 있다. 응용 실시예에서, 상기 제1 도전층은 폴리실리콘보다 높은 일함수를 갖는 도전 물질, 예를 들어 금속 실리사이드, 금속 질화물 또는 금속으로 형성될 수 있다.
상기 제1 도전층 상에 마스크 패턴들이 형성될 수 있다. 상기 마스크 패턴들은 평면 상에서 라인 형태일 수 있다. 상기 마스크 패턴들은 포토레지스트 패턴, 또는 실리콘 질화막 또는 실리콘 산화막/실리콘 질화막이 적층된 구조를 갖는 하드 마스크를 포함할 수 있다.
상기 마스크 패턴들을 식각 마스크로 이용하여 상기 기판(100) 내에 제1 방향으로 신장되는 활성 영역들(101)을 정의하는 트렌치들(105)이 형성될 수 있다. 상기 공정에서, 상기 터널 절연막 및 제1 도전층이 패터닝되어 터널 절연막 패턴들(102) 및 제1 도전층 패턴들(104)이 형성될 수 있다. 상기 제1 도전층 패턴들(104)은 평면 상에서, 상기 활성 영역들(101)과 동일한 방향으로 신장되는 라인 형태로 형성될 수 있다.
상기 마스크 패턴들이 제거된 후, 상기 트렌치들(105)을 소자 분리막(108)으로 매립함으로써 트렌치 분리 영역들이 형성될 수 있다. 상기 트렌치 분리 영역들은 상기 제1 도전층 패턴들(104)의 측벽들에 정렬되어 형성될 수 있다.
구체적으로, 상기 제1 도전층 패턴들(104) 및 트렌치들(105)을 갖는 기판(100) 상에 소자 분리막(108)이 증착된 후, 상기 제1 도전층 패턴들(104)의 표면까지 상기 소자 분리막(108)이 평탄화될 수 있다. 상기 소자 분리막(108)의 상부면과 상기 제1 도전층 패턴들(104)의 상부면은 같은 높이일 수 있다. 상기 소자 분리막(108)의 평탄화는 화학 기계적 연마(CMP) 공정, 에치백(etch-back) 공정, 또는 CMP와 에치백을 조합한 공정 등을 통해 수행될 수 있다.
상기 소자 분리막(108)은 안정적인 매립 특성을 갖는 절연 물질, 예를 들어, 폴리실라잔(polysilazane) 계열의 무기 SOG(spin-on-glass)막인 TOSZ(Tonen SilaZene)막으로 형성될 수 있다.
응용 실시예에서, 상기 소자 분리막(108)이 증착되기 전에, 상기 제1 도전층 패턴들(104)의 양 측벽들 및 상기 트렌치들(105)의 내 측벽들 상에 측벽 절연막(106)이 형성될 수 있다. 상기 측벽 절연막(106)은 CVD 방법으로 증착되는 실리콘 산화물을 포함할 수 있다. 상기 측벽 절연막(106)은 후속하는 식각 공정들 동안 상기 터널 절연막(102)을 보호할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 소자 분리막(108)에 대해 에치백 공정이 수행되어 상기 트렌치들(105)의 내부에 소자 분리 패턴들(108a)이 형성될 수 있다.
상기 소자 분리 패턴들(108a)은 상기 활성 영역(101)의 표면보다 낮은 레벨의 상부면을 갖도록 형성될 수 있다.
이어서, 상기 소자 분리 패턴들(108a)을 포함하는 상기 기판(100) 상에, 상기 제1 도전층 패턴들(104) 사이의 갭이 충분히 매립될 수 있도록 희생층(112)이 형성될 수 있다.
상기 희생층(112)은 산소(O2) 플라즈마 등을 이용하는 에싱 공정에 의해 제거될 수 있는 물질, 예를 들어 탄소(C), 수소(H), 산소(O)로 구성되는 SOH 물질을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 희생층(112)에 대해 에치백 공정이 수행되어 상기 제1 도전층 패턴들(104) 사이에 희생층 패턴들(112a)이 형성될 수 있다.
상기 희생층 패턴들(112a)은 상기 제1 도전층 패턴들(104)의 상부면보다 낮은 레벨의 상부면을 갖도록 형성될 수 있다. 또한, 상기 희생층 패턴들(112a)은 상기 활성 영역(101)의 표면보다 높은 레벨의 상부면을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 상기 희생층 패턴들(112a)을 포함하는 상기 기판(100) 상에 제1 절연막이 증착될 수 있다. 상기 제1 절연막은 상기 희생층 패턴들(112a)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
이어서, 상기 제1 절연막이 건식 식각되어 상기 희생층 패턴들(112a)의 일부분을 노출시키도록 제1 절연막 패턴들(114)이 형성될 수 있다. 상기 제1 절연막 패턴들(114)은 도시된 바와 같이, 상기 제1 도전층 패턴들(104)의 양 측벽들 상에 스페이서 형태로 형성될 수 있다. 또는, 상기 제1 절연막 패턴들(114)은 상기 제1 도전층 패턴들(104)의 상부면 및 측벽 상에 모두 형성될 수도 있다.
도 6a 및 도 6b를 참조하면, 상기 희생층 패턴들(112a)이 제거될 수 있다. 따라서, 상기 제1 도전층 패턴들(104) 사이의 상기 제1 절연막 패턴들(114) 하부에 에어 갭들(115)이 형성될 수 있다.
상기 희생층 패턴들(112a)은 에싱 공정에 의해 제거될 수 있다.
상기 에어 갭들(115)은 상기 제1 도전층 패턴들(104)의 하부 측면 사이 및 상기 트렌치들(105)의 내부에 형성될 수 있다. 상기 에어 갭들(115)은 상기 제1 도전층 패턴들(104)의 하부 측면과 직접 접촉될 수 있다.
플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에 있어서, 상기 에어 갭들(115)은 매우 낮은 유전율을 갖기 때문에, 인접하는 게이트 구조물들, 즉 플로팅 게이트 전극들 사이의 전기적 간섭이 최소화될 수 있다. 또한, 낮은 유전율의 에어 갭들(115)에 의해 플로팅 게이트 전극들 사이의 기생 커패시턴스가 감소되어 메모리 소자의 동작 속도가 빨라질 수 있다. 따라서, 인접하는 상기 제1 도전층 패턴들(104) 사이에 에어 갭들(115)이 형성됨으로써, 메모리 소자의 동작 특성 및 신뢰성이 향상될 수 있다.
상기 제1 도전층 패턴들(104) 및 에어 갭들(115) 상에 제2 절연막이 증착될 수 있다. 상기 제2 절연막은 상기 희생층 패턴들(112a)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 제2 절연막은 상기 에어 갭들(115)을 채우지 않도록 낮은 단차 도포성을 갖는 물질로 형성될 수 있다.
이어서, 상기 제1 도전층 패턴들(104)의 표면까지 상기 제2 절연막이 평탄화되어 상기 제1 절연막 패턴들(114) 사이에 제2 절연막 패턴들(116)이 형성될 수 있다. 상기 제2 절연막의 평탄화는 CMP 공정, 에치백 공정, 또는 CMP와 에치백을 조합한 공정 등을 통해 수행될 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 플로팅 게이트 전극(104a), 게이트 층간 유전막(118) 및 컨트롤 게이트 전극(124)을 포함하는 게이트 구조물들이 형성될 수 있다.
구체적으로, 상기 제1 절연막 패턴들(114) 및 제2 절연막 패턴들(116)이 상기 기판(100)과 수직 방향으로 소정 깊이(R)만큼 식각될 수 있다.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자에 있어서, 동작 속도를 빠르게 하고 전력 소모를 낮추기 위해서는 커플링 비를 높여야 한다. 커플링 비는 터널 절연막에 인가되는 전압과 게이트 층간 유전막에 인가되는 전압 사이의 관계로부터 얻어지는데, 높은 커플링 비를 얻기 위해서는 전하가 터널링되는 영역의 면적 대비 컨트롤 게이트 전극에 대향하는 플로팅 게이트 전극의 면적이 커야 한다. 따라서, 인접하는 제1 도전층 패턴들(104) 사이에서 상기 제1 및 제2 절연막 패턴들(114, 116)이 소정 깊이(R)만큼 식각되면, 후속 공정에서 상기 식각된 프로파일을 따라 게이트 층간 유전막이 형성되기 때문에 상기 게이트 층간 유전막과 접촉되는 플로팅 게이트 전극의 표면적이 증대되어 높은 커플링 비를 얻을 수 있다.
이어서, 상기 기판(100) 상에 유전막이 형성될 수 있다. 상기 유전막은 상기 제1 도전층 패턴(104) 상에 하부 유전막, 고유전막 및 상부 유전막이 순차적으로 적층된 복합 막으로 형성될 수 있다. 예를 들어, 상기 하부 유전막 및 상부 유전막은 실리콘 산화물을 포함할 수 있다. 상기 고유전막은 실리콘 질화물 또는 실리콘 질화물에 비해 높은 유전율을 갖는 유전체, 예를 들어 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 란타늄 산화물(LaO) 등을 포함할 수 있다.
상기 유전막 상에 제2 도전층이 증착될 수 있다. 상기 제2 도전층은 불순물이 도핑된 폴리실리콘, 텅스텐, 구리, 알루미늄 등과 같은 금속, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐 등과 같은 도전성 금속 질화물, 금속 실리사이드와 같은 도전성 금속-반도체 화합물, 또는 티타늄이나 탄탈륨 등과 같은 전이 금속 등에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제2 도전층은 폴리실리콘층(120) 및 금속 실리사이드층(122)을 포함할 수 있다.
상기 제2 도전층 상에 캡핑층이 형성될 수 있다. 상기 캡핑층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄소질화물(SiCN) 등의 절연물이 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법 등으로 증착되어 형성될 수 있다. 또는, 상기 캡핑층은 티타늄/티타늄 질화물(Ti/TiN), 탄탈룸 산화물(TaO), 탄탈룸 질화물(TaN) 같은 배리어 물질이 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법으로 증착되어 형성될 수 있다. 상기 캡핑층이 배리어 물질로 형성되는 경우, 도면보다 얇은 모양으로 형성될 수 있다.
상기 캡핑층, 제2 도전층, 유전막, 및 제1 도전층 패턴들(104)이 차례로 패터닝될 수 있다. 그러면, 상기 제1 도전층 패턴으로 이루어진 플로팅 게이트 전극(104a), 상기 유전막으로 이루어진 게이트 층간 유전막(118), 상기 제2 도전층(120, 122)으로 이루어진 컨트롤 게이트 전극(124), 및 상기 캡핑층으로 이루어진 게이트 캡핑 패턴(126)을 포함하는 게이트 구조물들이 형성될 수 있다. 워드 라인으로 제공되는 상기 컨트롤 게이트 전극(124)은 도 1에 도시된 바와 같이, 제1 방향으로 신장되는 활성 영역(101)과 수직하는 제2 방향으로 신장될 수 있다.
상기 게이트 구조물들을 형성하기 위한 패터닝 공정은 식각 공정을 수반하기 때문에, 상기 게이트 구조물들 사이에서 상기 기판(100)의 표면이 식각 손상되어 얕은 리세스(127)가 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 게이트 구조물들 사이의 기판(100) 표면의 손상된 부위, 즉 리세스 부위(127)를 큐어링하기 위하여 열산화 공정이 수행될 수 있다.
이어서, 잔류하는 상기 제1 절연막 패턴들(114) 및 제2 절연막 패턴들(116)이 습식 식각 공정으로 제거될 수 있다. 그러면, 인접하는 게이트 구조물들 사이에 형성된 에어 갭들(115)이 확장될 수 있다. 즉, 상기 에어 갭들(115)은 상기 플로팅 게이트 전극(104a)의 상부 측면까지 확장되어 형성될 수 있다.
도 9a 내지 도 14b는 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각각의 'a'도는 도 1의 I-I' 선에 따른 반도체 소자의 단면도이고, 각각의 'b' 도는 도 1의 II-II' 선에 따른 반도체 소자의 단면도이다.
도 9a 및 도 9b를 참조하면, 도 2a 및 도 2b를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 기판(100) 내에 형성된 트렌치들(105) 및 상기 트렌치들(105)을 매립하는 소자 분리막들(108)을 포함하는 트렌치 분리 영역들 및 상기 트렌치 분리 영역들에 의해 정의되고 그 위에 터널 절연막 패턴들(102) 및 제1 도전층 패턴들(104)이 형성된 활성 영역들(101)을 갖는 기판(100)이 제공될 수 있다.
상기 트렌치들(105)을 매립하는 소자 분리막들(108)에 대해 에치백 공정이 수행될 수 있다. 그러면, 상기 트렌치들(105)의 내부에, 상기 활성 영역(101)의 표면보다 낮은 레벨의 상부면을 갖는 소자 분리 패턴들(108a)이 형성될 수 있다.
상기 소자 분리 패턴들(108a)을 포함하는 기판(100) 상에 제1 버퍼막(110)이 컨포멀하게 형성될 수 있다. 상기 제1 버퍼막(110)은 후속하는 에어 갭 형성 공정동안 상기 터널 절연막 패턴들(102)이 식각 손상되는 것을 방지하는 역할을 할 수 있다. 상기 제1 버퍼막(110)은 절연 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제1 버퍼막(110)을 포함하는 기판(100) 상에 상기 제1 도전층 패턴들(104) 사이의 갭이 충분히 매립될 수 있도록 희생층(112)이 형성될 수 있다. 상기 희생층(112)은 에싱 공정에 의해 제거될 수 있는 물질, 예를 들어 탄소(C), 수소(H), 산소(O)로 구성되는 SOH 물질을 포함할 수 있다.
이어서, 상기 희생층(112)에 대해 에치백 공정이 수행되어 상기 제1 도전층 패턴들(104) 사이에 희생층 패턴들(112a)이 형성될 수 있다. 상기 희생층 패턴들(112a)은 상기 제1 도전층 패턴들(104)의 상부면보다 낮은 레벨의 상부면을 갖도록 형성될 수 있다. 또한, 상기 희생층 패턴들(112a)은 상기 활성 영역(101)의 표면보다 높은 레벨의 상부면을 가질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 버퍼막(110)의 노출된 부분이 식각될 수 있다. 그러면, 상기 제1 버퍼막(110) 중, 상기 제1 도전층 패턴들(104)의 상부면 및 측면을 덮고 있는 부분들이 제거되고, 상기 희생층 패턴들(112a)과 접촉하는 부분들만 남게 된다. 이하, 잔류하는 제1 버퍼막은 제1 버퍼막 패턴(110a)으로 정의될 수 있다.
이어서, 상기 제1 버퍼막 패턴들(110a)을 포함하는 상기 기판(100) 상에 제1 절연막이 증착되고, 상기 제1 절연막이 건식 식각되어 상기 제1 도전층 패턴들(104)의 양 측벽들 상에 상기 희생층 패턴들(112a)의 일부분을 노출시키도록 제1 절연막 패턴들(114)이 형성될 수 있다.
상기 제1 절연막 패턴들(114)은 상기 희생층 패턴들(112a)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막 패턴들(114)은 상기 제1 도전층 패턴들(104)의 상부면 상에 소정 두께로 남아있어도 무방하다.
도 12a 및 도 12b를 참조하면, 상기 희생층 패턴들(112a)이 제거되어 상기 제1 도전층 패턴들(104) 사이의 상기 제1 절연막 패턴들(114) 하부에 에어 갭들(115)이 형성될 수 있다. 상기 희생층 패턴들(112a)은 에싱 공정에 의해 제거될 수 있다.
상기 에어 갭들(115)을 형성하는 동안, 상기 제1 버퍼막 패턴들(110a)은 상기 터널 절연막 패턴들(102)을 보호하는 역할을 한다.
상기 에어 갭들(115)은 상기 제1 도전층 패턴들(104)의 하부 측면 사이 및 상기 트렌치들(105)의 내부에 형성될 수 있다. 상기 에어 갭들(115)은 상기 제1 도전층 패턴들(104)의 하부 측면과 직접 접촉될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 도전층 패턴들(104) 및 에어 갭들(115) 상에 제2 절연막이 증착될 수 있다. 상기 제2 절연막은 상기 희생층 패턴들(112a)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 제2 절연막은 상기 에어 갭들(115)을 채우지 않도록 낮은 단차 도포성을 갖는 물질로 형성될 수 있다.
이어서, 상기 제1 도전층 패턴들(104)의 표면까지 상기 제2 절연막이 평탄화되어 상기 제1 절연막 패턴들(114) 사이에 제2 절연막 패턴들(116)이 형성될 수 있다. 상기 제2 절연막의 평탄화는 CMP 공정, 에치백 공정, 또는 CMP와 에치백을 조합한 공정 등을 통해 수행될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제1 절연막 패턴들(114) 및 제2 절연막 패턴들(116)이 상기 기판(100)과 수직 방향으로 소정 깊이(R)만큼 식각될 수 있다.
이어서, 상기 기판(100) 상에 유전막, 제2 도전층, 및 캡핑층이 차례로 형성될 수 있다. 상기 유전막은 상기 제1 도전층 패턴(104) 상에 하부 유전막, 고유전막 및 상부 유전막이 순차적으로 적층된 복합 막으로 형성될 수 있다. 상기 제2 도전층은 예를 들어, 폴리실리콘층(120) 및 금속 실리사이드층(122)을 포함할 수 있다. 상기 캡핑층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄소질화물(SiCN) 등의 절연물을 포함할 수 있다. 또는 상기 캡핑층은 티타늄/티타늄 질화물(Ti/TiN), 탄탈룸 산화물(TaO), 탄탈룸 질화물(TaN) 같은 배리어 물질을 포함할 수 있다. 상기 캡핑층이 배리어 물질로 형성되는 경우, 도면보다 얇은 모양으로 형성될 수 있다.
상기 캡핑층, 제2 도전층, 유전막, 및 제1 도전층 패턴들(104)이 차례로 패터닝될 수 있다. 그러면, 상기 제1 도전층 패턴으로 이루어진 플로팅 게이트 전극(104a), 상기 유전막으로 이루어진 게이트 층간 유전막(118), 상기 제2 도전층(120, 122)으로 이루어진 컨트롤 게이트 전극(124), 및 상기 캡핑층으로 이루어진 게이트 캡핑 패턴(126)을 포함하는 게이트 구조물들이 형성될 수 있다. 상기 게이트 구조물들을 형성하기 위한 패터닝 공정은 식각 공정을 수반하기 때문에, 상기 게이트 구조물들 사이에서 상기 기판(100)의 표면이 식각 손상되어 얕은 리세스(127)가 형성될 수 있다.
이어서, 상기 게이트 구조물들 사이의 기판(100) 표면의 손상된 리세스 부위(127)를 큐어링하기 위한 열산화 공정이 수행된 후, 잔류하는 상기 제1 및 제2 절연막 패턴들(114)과 상기 제1 버퍼막 패턴들(110a)이 습식 식각 공정으로 제거될 수 있다. 그러면, 도 8a에 도시된 바와 같이, 인접하는 게이트 구조물들 사이에 형성된 에어 갭들(115)이 상기 플로팅 게이트 전극(104a)의 상부 측면까지 확장될 수 있다.
도 15a 내지 도 16b는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각각의 'a'도는 도 1의 I-I' 선에 따른 반도체 소자의 단면도이고, 각각의 'b' 도는 도 1의 II-II' 선에 따른 반도체 소자의 단면도이다.
도 15a 및 도 15b를 참조하면, 도 2a 내지 도 7b를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 7a 및 도 7b에서 설명한 플로팅 게이트 전극(104a), 게이트 층간 유전막(118), 컨트롤 게이트 전극(124) 및 게이트 캡핑 패턴(126)을 포함하는 게이트 구조물들을 갖는 기판(100)이 제공될 수 있다.
이어서, 상기 게이트 구조물들을 포함하는 기판(100) 상에 제2 버퍼막(128)이 컨포멀하게 형성될 수 있다. 상기 제2 버퍼막(128)은 후속하는 에어 갭 확장 공정동안 상기 터널 절연막 패턴들(102) 및 게이트 층간 유전막(118)이 식각 손상되는 것을 방지하는 역할을 할 수 있다. 상기 제2 버퍼막(128)은 절연 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제2 버퍼막(128)이 건식 식각될 수 있다. 그러면, 상기 게이트 구조물들의 양 측벽들 상에만 제2 버퍼막(128)이 잔류될 수 있다. 이하, 잔류하는 제2 버퍼막은 제2 버퍼막 패턴(128a)으로 정의될 수 있다.
이어서, 상기 게이트 구조물들 사이의 기판(100) 표면의 리세스 부위(127)를 큐어링하기 위한 열산화 공정이 수행된 후, 잔류하는 상기 제1 및 제2 절연막 패턴들(114)과 상기 제2 버퍼막 패턴들(128a)이 습식 식각 공정으로 제거될 수 있다. 그러면, 도 8a에 도시된 바와 같이, 인접하는 게이트 구조물들 사이에 형성된 에어 갭들(115)이 상기 플로팅 게이트 전극(104a)의 상부 측면까지 확장될 수 있다.
도 17a 및 도 18b는 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각각의 'a'도는 도 1의 I-I' 선에 따른 반도체 소자의 단면도이고, 각각의 'b' 도는 도 1의 II-II' 선에 따른 반도체 소자의 단면도이다.
도 17a 및 도 17b를 참조하면, 도 9a 내지 도 14b를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 13a에서 설명한 제1 버퍼막 패턴들(110a)과 도 14a 및 도 14b에서 설명한 게이트 구조물들을 갖는 기판(100)이 제공될 수 있다.
이어서, 상기 기판(100) 상에 제2 버퍼막(128)이 컨포멀하게 형성될 수 있다. 상기 제2 버퍼막(128)은 후속하는 에어 갭 확장 공정동안 상기 터널 절연막 패턴들(102) 및 게이트 층간 유전막(118)이 식각 손상되는 것을 방지하는 역할을 할 수 있다. 상기 제2 버퍼막(128)은 절연 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 제2 버퍼막(128)이 건식 식각되어 상기 게이트 구조물들의 양 측벽들 상에 제2 버퍼막 패턴(128a)이 형성될 수 있다.
이어서, 잔류하는 상기 제1 및 제2 절연막 패턴들(114)과 상기 제1 및 제2 버퍼막 패턴들(110a, 128a)이 습식 식각 공정으로 제거될 수 있다. 그러면, 도 8a에 도시된 바와 같이, 인접하는 게이트 구조물들 사이에 형성된 에어 갭들(115)이 상기 플로팅 게이트 전극(104a)의 상부 측면까지 확장될 수 있다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 반도체 모듈의 블록도이다.
도 19를 참조하면, 모듈 기판(2100) 상에 배치된 제어 유닛(2200), 저장 유닛(2300), 및 입출력부들(2400)을 포함하는 반도체 모듈(2000)이 제공될 수 있다.
상기 모듈 기판(2100)은 인쇄 회로 기판(PCB)을 포함할 수 있다.
상기 제어 유닛(2200)은 컨트롤러 같은 로직 소자를 포함할 수 있다.
상기 저장 유닛(2300)은 DRAM(dynamic random access memory), MRAM(magnetic RAM), 또는 낸드 플래쉬(NAND flash) 같은 메모리 소자를 포함할 수 있다.
상기 입출력부들(2400)은 전도성 터미널을 포함할 수 있다.
상기 제어 유닛(2200) 또는 저장 유닛(2300) 중 어느 하나는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자 또는 제조된 반도체 소자를 포함할 수 있다.
상기 반도체 모듈(2000)은 SSD(solid state disk)같은 메모리 카드일 수 있다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 시스템의 블록도이다.
도 20을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층 패키지들은 전자 시스템(2100)에 적용될 수 있다.
상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다.
상기 바디(2110)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110) 상에 실장 또는 장착될 수 있다.
상기 바디(2110)의 상면 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2120), 기능 유닛(2140), 디스플레이 컨트롤러 유닛(2150) 등으로 공급할 수 있다.
상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 디스플레이 유닛(2160)을 제어할 수 있다.
상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰 같은 모바일 전자 제품인 경우, 상기 기능 유닛(2140)은 다이얼링, 또는 외부 유닛(External Unit; 2170)과의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 응용 실시예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 유닛(2170)과 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
상기 마이크로 프로세서 유닛(2120) 및 기능 유닛(2140) 중 적어도 어느 하나는 본 발명의 다양한 실시예들에 의한 반도체 소자 또는 제조된 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 기판 102 : 터널 절연막
104 : 제1 도전층 패턴 104a : 플로팅 게이트 전극
105 : 트렌치 108 : 소자 분리막
110 : 제1 버퍼막 112 : 희생층
114 : 제1 절연막 116 : 제2 절연막
118 : 게이트 층간 유전막 124 : 컨트롤 게이트 전극
126 : 게이트 캡핑 패턴 128 : 제2 버퍼막
104 : 제1 도전층 패턴 104a : 플로팅 게이트 전극
105 : 트렌치 108 : 소자 분리막
110 : 제1 버퍼막 112 : 희생층
114 : 제1 절연막 116 : 제2 절연막
118 : 게이트 층간 유전막 124 : 컨트롤 게이트 전극
126 : 게이트 캡핑 패턴 128 : 제2 버퍼막
Claims (10)
- 기판 내에 트렌치 분리 영역들을 형성하여, 상기 트렌치 분리 영역들 사이의 상기 기판 상에 제1 도전층 패턴들을 갖는 활성 영역들을 정의하고,
상기 제1 도전층 패턴들 사이에, 상기 제1 도전층 패턴의 상부면보다 낮은 레벨의 상부면을 갖는 희생층 패턴들을 형성하고,
상기 희생층 패턴들의 일부가 노출되도록 상기 희생층 패턴들 상에 제1 절연막 패턴들을 형성하고,
상기 희생층 패턴들을 제거하여 상기 제1 절연막 패턴들의 하부에 에어 갭들을 형성하고,
상기 제1 절연막 패턴들 사이에 제2 절연막 패턴들을 형성하고,
상기 제1 및 제2 절연막 패턴들을 소정 깊이만큼 식각하고,
상기 활성 영역들 상에 상기 제1 도전층 패턴들을 포함하는 게이트 구조물들을 형성하고, 및
상기 잔류하는 제2 및 제3 절연막 패턴들을 제거하여 상기 에어 갭들을 확장시키는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 희생층 패턴들을 형성하기 전에,
상기 트렌치 분리 영역들 및 상기 제1 도전층 패턴들을 갖는 상기 기판 상에 제1 버퍼막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제2항에 있어서,
상기 제1 절연막 패턴들을 형성하기 전에,
상기 제1 버퍼막의 노출된 부분을 식각하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제2항에 있어서,
상기 제1 버퍼막은 잔류하는 상기 제1 및 제2 절연막 패턴들을 제거할 때 함께 제거하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 에어 갭들을 확장시키기 전에,
상기 게이트 구조물들의 양 측벽들 상에 제2 버퍼막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제5항에 있어서,
상기 제2 버퍼막은 잔류하는 상기 제2 및 제3 절연막 패턴들을 제거할 때 함께 제거하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 트렌치 분리 영역을 형성하는 것은,
상기 기판 상에 터널 절연막을 개재하여 상기 제1 도전층 패턴들을 형성하고,
상기 제1 도전층 패턴들을 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치들을 형성하여 상기 제1 도전층 패턴들을 갖는 상기 활성 영역들을 정의하고,
상기 트렌치들을 소자 분리막으로 매립하고, 및
상기 활성 영역의 표면보다 낮은 레벨의 상부면을 갖도록 상기 소자 분리막을 식각하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 제1 절연막 패턴들을 형성하는 것은,
상기 희생층 패턴들을 갖는 상기 기판 상에 제1 절연막을 형성하고,
상기 제1 절연막을 식각하여 상기 제1 도전층 패턴들의 양 측벽들 상에 스페이서 형태의 제1 절연막 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 희생층 패턴들은 SOH막을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 잔류하는 제1 및 제2 절연막 패턴들을 제거하여 상기 에어 갭들을 확장하는 것은 습식 식각 공정으로 이루어지는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095928A KR20140030501A (ko) | 2012-08-30 | 2012-08-30 | 에어 갭을 갖는 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095928A KR20140030501A (ko) | 2012-08-30 | 2012-08-30 | 에어 갭을 갖는 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140030501A true KR20140030501A (ko) | 2014-03-12 |
Family
ID=50642929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120095928A KR20140030501A (ko) | 2012-08-30 | 2012-08-30 | 에어 갭을 갖는 반도체 소자의 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20140030501A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9269720B1 (en) | 2014-09-16 | 2016-02-23 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
-
2012
- 2012-08-30 KR KR1020120095928A patent/KR20140030501A/ko not_active Application Discontinuation
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| US9269720B1 (en) | 2014-09-16 | 2016-02-23 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
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