JPS63221663A - 半導体装置 - Google Patents
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- JPS63221663A JPS63221663A JP62054151A JP5415187A JPS63221663A JP S63221663 A JPS63221663 A JP S63221663A JP 62054151 A JP62054151 A JP 62054151A JP 5415187 A JP5415187 A JP 5415187A JP S63221663 A JPS63221663 A JP S63221663A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
半導体装置であって、基板上に溝形ＭＯＳキャパシタと
素子間分離用の溝形アイソレーション領域とを有し、該
アイソレーション領域を該キャパシタより深く形成する
ことにより、高集積化を図ると共に、素子間、例えばキ
ャパシタ間のリーク電流の発生を防止可能とする。 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に溝形ＭＯ３（金属酸
化物半導体）キャパシタを有する半導体装置に関する。 〔従来の技術〕 第４図には従来形の一例としての溝形ＭＯＳキャパシタ
を有するＤＲＡＭ （ダイナミック型ランダム・アクセ
ス・メモリ）装置の構成が断面的に示される。第４図の
例示は、基板４０上に形成された各メモリセルを分離す
るアイソレーション領域としてＬＯＧＯ５（局所的シリ
コン酸化）法による絶縁膜４１が用いられた場合を示す
。各メモリセルは、１個のトランスファゲート用ＭＯ３
Ｉ−ランジスタＱｌ （またはＣ２）と１個の溝形Ｍ
ＯＳキャバシタＣ１（またはＣ２）とによって構成され
ている。 また、４２および４３は対向電極、４４〜４６は絶縁膜
、ｗ Ｉ、 、〜Ｗｌ、４はワード線、ＲＬ、はビット
線、４７はワード線とビット線を醸いに絶縁するための
層間絶縁膜を示す。 キャパシタＣ１（またはＣ２）は、Ｐ型基板４０の略Ｕ
字形溝の表面に近い部分が低濃度のＰ型領域であるのを
利用するか、またはこの領域にｎ型層を形成し、この導
電層と対向電極４２ （または４３）との間で容量を形
成するものである。 この溝は、通常３〜５μｍの深さに形成される。 従って、対向電極の面積を、基板上の小さい占有面積に
もかかわらずその形状、すなわち略
素子間分離用の溝形アイソレーション領域とを有し、該
アイソレーション領域を該キャパシタより深く形成する
ことにより、高集積化を図ると共に、素子間、例えばキ
ャパシタ間のリーク電流の発生を防止可能とする。 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に溝形ＭＯ３（金属酸
化物半導体）キャパシタを有する半導体装置に関する。 〔従来の技術〕 第４図には従来形の一例としての溝形ＭＯＳキャパシタ
を有するＤＲＡＭ （ダイナミック型ランダム・アクセ
ス・メモリ）装置の構成が断面的に示される。第４図の
例示は、基板４０上に形成された各メモリセルを分離す
るアイソレーション領域としてＬＯＧＯ５（局所的シリ
コン酸化）法による絶縁膜４１が用いられた場合を示す
。各メモリセルは、１個のトランスファゲート用ＭＯ３
Ｉ−ランジスタＱｌ （またはＣ２）と１個の溝形Ｍ
ＯＳキャバシタＣ１（またはＣ２）とによって構成され
ている。 また、４２および４３は対向電極、４４〜４６は絶縁膜
、ｗ Ｉ、 、〜Ｗｌ、４はワード線、ＲＬ、はビット
線、４７はワード線とビット線を醸いに絶縁するための
層間絶縁膜を示す。 キャパシタＣ１（またはＣ２）は、Ｐ型基板４０の略Ｕ
字形溝の表面に近い部分が低濃度のＰ型領域であるのを
利用するか、またはこの領域にｎ型層を形成し、この導
電層と対向電極４２ （または４３）との間で容量を形
成するものである。 この溝は、通常３〜５μｍの深さに形成される。 従って、対向電極の面積を、基板上の小さい占有面積に
もかかわらずその形状、すなわち略
【Ｊ字形上の故に、
大きくとることができるので、小さい基板面積で大容量
を得ることができる。しかしながら、ＬＯＣＯＳ法によ
るアイソレージ叶ン領域（絶縁膜４１）は、第４図にも
示されるように平面形状（厚さは大体０．４〜０．６μ
ｍ）を有しており、それ故、相当の基板面積を占有する
。従って、デバイスをさらに高集積化し得る余地は残さ
れている。 第５図には従来形の他の例としての溝形ＭＯＳキャパシ
タを有するＤＲＡＭ装置の構成が断面的に示される。第
５図の例示は、第４図の１．０ｃＯ５法によるアイソレ
ーション領域の代わりに溝形アイソレージタン領域５】
（深さはＬＯＧＯ５絶縁膜の厚さの２〜３倍、すなわ
ち最大２μｍ程度）が用いられた場合を示す。従って、
溝形アイソレーション領域５１の深さはキャパシタ溝の
傑さく３〜５μｍ）よりは浅い。第４図と第５図との比
較から明らかなように、アイソレージ９ン領域５１が溝
形形状に改良されている分だけ、より一層の高集積化を
実現することができる。なお、第５図において、第４図
に用いられた符号と同じ符号は同じ構成要素を表わす。 〔発明が解決しようとする問題点〕 上述した溝形アイソレーション領域を備えた従来形装置
においては、例えばメモリを例にとると、１６Ｍビット
程度の容量までなら隣接する素子間の間隔（例えばキャ
パシタ間間隔は大体１μｍ程度）を充分にとることがで
き、それ故、溝形アイソレーション領域の深さを選定す
る必要性は生じなかった。しかしながら、さらに一層の
大容量化を考えた場合、隣接する素子間の間隔をさらに
短くする必要性が生じ、この時に問題が生じる。以下、
第６図（ａ）、（ｂ）を参照しながらこの問題点につい
て説明する。 第６図（ａ）は第５図装置の主要部の断面を示すもので
、図中、点線６１および６２で示される部分は空乏層、
ｄｌは素子間隔を表わす。第６図（ｂ）は（ａ）の状態
のデバイスに対しさらに集積化を図った場合の断面を示
す。この場合、素子間隔ｄｚ（ｄｚ ＜ａ、）が小さく
なっているので、両空乏層はキャパシタの溝と溝とのｕ
ｌｌの８Ｊｌ域全体に拡がる。すなわち、隣接したキャ
パシタ間で両空乏層がつながり、いわゆるパンチスルー
現象が生じ、これによって、セルとセルとの間にリーク
電流が流れ、セルの情報が破壊されるという問題点があ
った。 なお、リーク電流を発生させる要因としては、上述した
パンチスルー現象に依るものの他に、半導体（基板４０
）と絶縁体（絶縁膜４４）との界面領域におけるキャリ
ヤの生成・再結台に依るものが考えられる。 本発明は、上述した従来形における問題点に鑑み創作さ
れたもので、高集積化を図ると共に、基板−Ｆに形成さ
れた各素子間、例えばキャパシタ間のリーク電流の発生
を防１卜することができる半導体装置を提供することを
目的としている。 〔問題点を解決するための手段〕 上述した従来技術における問題点は、基板に形成された
溝形ＭＯＳキャパシタを有する回路素子と、該回ａ素子
相Ｕ間、または該回路素子と他の回路素子との問を分離
するための溝形アイソレーション領域とを備え、該溝形
アイソレーション領域が該溝形ＭＯＳキャパシタの深さ
以上に深く形成されてなる半導体装置を捉供することに
より、解決される。 〔作 用〕 溝形アイソレーション領域の深さが溝形ＭＯＳキャパシ
タの深さより深く形成されているので、該キャパシタの
表面近傍に生じる空乏層は隣り合うキャパシタの間隔を
狭くした場合でも溝形アイソレーション領域により互い
に分断された状態を維持することができる。すなわち、
高集積化された状態において隣り合う空乏層が連絡する
という状態（リーク電流の発生）を防１トすることがで
きる。 （実施例） 第１図（ａ）、（ｂ）には本発明の一実施例としてのＤ
ＲＡＭ装置の概略構成が示され、（ａ）は概略的平面図
、（ｂ）は平面図（ａ）のＡ−Ａ線がら見た断面図を示
す。 同図において１０はＰ型のシリコン（Ｓｔ））ｋ板、Ｑ
ｌ〜Ｑ４はトランスファゲート用Ｍｏｓトランジスタ、
Ｃｌ−Ｃ４はそれぞれＭｏ３）ランジスタＱｌ−Ｑ４に
対応する溝形ＭＯＳキャパシタ、１１は各ｌ′ｌＲＡＭ
セルを分離するための溝形アイツレ’／ ｇ ン？ｉＪ
’ｊ域、１２ 、１４オヨヒｌｌ：各Ｍｏ３−１−ヤパ
シタの溝の表面近傍に電荷を引きつけておくためのセル
プレート（対向電極）であって、π形形状を有している
。また、１３．１５および１７はキャパシタの誘電体と
して機能する絶縁膜、１８は一部がトランジスタのゲー
ト絶縁用として機能する絶縁膜、Ｗ Ｌ ＋〜ｗ ｒ、
、はワード線、Ｂ［、、およびＢ［，２はビット線、
１９はワード線とビット線を互いに絶縁するための層間
絶縁膜を示す。 第１図に示されるように、溝形アイソレーション領域１
１は各溝形キャパシタよりも深く形成されているので、
高集積化のために各メモリセル間の間隔、すなわち隣り
合うキャパシタ間の間隔を狭くした場合でも、キャパシ
タ溝の表面近傍に生じる空乏層が互いにつながってリー
ク電流が流れるという不都合は解消することができる。 第２図（ａ）、（ｂ）には上述した効果を説明するため
の第１図装置の主要部の断面が示される。 図中、点線２１および２２で示される部分は空乏層、ｄ
ｌおよびｄｚ（ｄｚ＜ｄ＋）は素子間隔を表わす。第２
図（ｂ）に示されるように、より一層の高集積化を図っ
た場合でも、各空乏層２１ 、２２は深く形成されたア
イソレージ９ン領域１１により互いにつながることなく
分断された状態を維持することができる。従って、リー
ク電流が流れないので、セルの情報が破壊されるという
問題は解決することができる。 第３図（ａ）〜Ｃ１＞には第１図装置における主要部の
形成過程を説明するための工程が示される。 まず工程（ａ）ではＰ形のＳｔ基板１０（抵抗率１０Ω
・ｃｍ）の上に９５０℃のドライ酸化によりシリコン酸
化（Ｓｉｎｔ）膜３１（厚さ３００人）を形成し、さら
にＣＶＤ （化学気相成長）法を用いてシリコン窒化（
Ｓｉ＊Ｎ４）膜３２（厚さ５００人）を形成し、さらに
ｃｖｎ法を用いて５ｉ０２膜３３ （厚さ１μｍ）を形
成する。工程（ｂ）では溝形アイソレーション領域を形
成するためのパターニング、およびレジスト３４を用い
てのＳｉＯ□膜３３のドライ・エツチングを行う。工程
（Ｃ）ではレジスト３４を除去した後、Ｓｉｎ、膜３３
をマスクにドライ・エツチングにより基板１０内に深さ
３〜５ｔｔｍの溝を形成する。さらに工程（ｄ）におい
て、残存する５ｉ（１＋膜３３を除去した後、工程（ｅ
）においてＣＶＤ法により溝形アイソレーション領域１
１を形成するための絶縁体、すなわちＳｉｎ□膜３５
（厚さ７μｍ）を形成する。次の工程（「）ではエッチ
バック処理により溝形領域１１の部分を残してＳｉｎｇ
膜３５全３５し、さらに次の工程（ｇ）ではＣＶＤ法を
用いてＳｉＯ□膜３６ （厚さ１μｍ）を形成する。 工程（ｈ）では溝形ＭＯＳキャパシタ（第１図の例では
Ｃ２およびＣ３）を形成するためのバターニング、およ
びレジスト３７を用いてのＳ ｉ ０２膜３６のドライ
・エツチングを行う。工程（ｉ）ではレジスト３７を除
去した後、ドライ・エソチン −グにより基板Ｉ
Ｏ内に深さ２〜３μｍの溝を形成する。工程（ｊ）では
キャパシタ用の溝の表面にｔｏｏｏ℃のドライ酸化によ
り５ｔｏＪ焚１５（厚さ２００人）を形成する。工程（
ｋ）ではキャパシタの対向電極としてのセルプレートを
形成する。これは、まずＣＶＤ法を用いてノンドープの
ポリシリコン３８ （厚さ０．７．ｕｒｎ）を形成し、
次に気相で１０００℃のＰ）１３ガスを用いて不純物拡
散を行うことにより形成される。この時、ノンドープの
ポリシリコンはドープト・ポリシリコンに変わり、低い
抵抗（１Ｎを♀するようになる。最後の工程（１）では
ポリシリコンのパターニングを行なって、セルプレート
１４を形成する。 第３図の工程図においては主要部、すなわち溝形アイソ
レーションＭ域と溝形ＭＯＳキャパシタの部分について
のみ説明したが、ＭＯＳ）ランジスタやビット線、ワー
ド線、層間絶縁膜等の形成方法については、本発明の要
旨と直接関係がなく、しかも知られている方法を用いて
実施することができるので、その説明は省略する。 なお、溝形アイソレーション領域はキャパシタ間以外、
例えばキャパシタと隣接するトランジスタとの間にも設
けられる。しかしながら、第１図（ｂ）の断面図にも示
されるように、−ａにトランジスタを形成する領域はキ
ャパシタＦｉｌ城よりも浅く形成される。従って、溝形
アイソレーション領域の深さを少くともキャパシタの深
さより深く形成すれば、前述したように素子間のリーク
電流の発生を防１卜することができる。 〔発明の効果〕 以上説明したように本発明によれば、高集積化を図るた
めに各素子間の間隔を狭くした場合でも、各素子に対応
の空乏層を所定の深さの”フイソレーシタン領域により
互いに分断した状態で維持することができ、これによっ
て素子間のリーク電流の発生を防１卜することができる
。
大きくとることができるので、小さい基板面積で大容量
を得ることができる。しかしながら、ＬＯＣＯＳ法によ
るアイソレージ叶ン領域（絶縁膜４１）は、第４図にも
示されるように平面形状（厚さは大体０．４〜０．６μ
ｍ）を有しており、それ故、相当の基板面積を占有する
。従って、デバイスをさらに高集積化し得る余地は残さ
れている。 第５図には従来形の他の例としての溝形ＭＯＳキャパシ
タを有するＤＲＡＭ装置の構成が断面的に示される。第
５図の例示は、第４図の１．０ｃＯ５法によるアイソレ
ーション領域の代わりに溝形アイソレージタン領域５】
（深さはＬＯＧＯ５絶縁膜の厚さの２〜３倍、すなわ
ち最大２μｍ程度）が用いられた場合を示す。従って、
溝形アイソレーション領域５１の深さはキャパシタ溝の
傑さく３〜５μｍ）よりは浅い。第４図と第５図との比
較から明らかなように、アイソレージ９ン領域５１が溝
形形状に改良されている分だけ、より一層の高集積化を
実現することができる。なお、第５図において、第４図
に用いられた符号と同じ符号は同じ構成要素を表わす。 〔発明が解決しようとする問題点〕 上述した溝形アイソレーション領域を備えた従来形装置
においては、例えばメモリを例にとると、１６Ｍビット
程度の容量までなら隣接する素子間の間隔（例えばキャ
パシタ間間隔は大体１μｍ程度）を充分にとることがで
き、それ故、溝形アイソレーション領域の深さを選定す
る必要性は生じなかった。しかしながら、さらに一層の
大容量化を考えた場合、隣接する素子間の間隔をさらに
短くする必要性が生じ、この時に問題が生じる。以下、
第６図（ａ）、（ｂ）を参照しながらこの問題点につい
て説明する。 第６図（ａ）は第５図装置の主要部の断面を示すもので
、図中、点線６１および６２で示される部分は空乏層、
ｄｌは素子間隔を表わす。第６図（ｂ）は（ａ）の状態
のデバイスに対しさらに集積化を図った場合の断面を示
す。この場合、素子間隔ｄｚ（ｄｚ ＜ａ、）が小さく
なっているので、両空乏層はキャパシタの溝と溝とのｕ
ｌｌの８Ｊｌ域全体に拡がる。すなわち、隣接したキャ
パシタ間で両空乏層がつながり、いわゆるパンチスルー
現象が生じ、これによって、セルとセルとの間にリーク
電流が流れ、セルの情報が破壊されるという問題点があ
った。 なお、リーク電流を発生させる要因としては、上述した
パンチスルー現象に依るものの他に、半導体（基板４０
）と絶縁体（絶縁膜４４）との界面領域におけるキャリ
ヤの生成・再結台に依るものが考えられる。 本発明は、上述した従来形における問題点に鑑み創作さ
れたもので、高集積化を図ると共に、基板−Ｆに形成さ
れた各素子間、例えばキャパシタ間のリーク電流の発生
を防１卜することができる半導体装置を提供することを
目的としている。 〔問題点を解決するための手段〕 上述した従来技術における問題点は、基板に形成された
溝形ＭＯＳキャパシタを有する回路素子と、該回ａ素子
相Ｕ間、または該回路素子と他の回路素子との問を分離
するための溝形アイソレーション領域とを備え、該溝形
アイソレーション領域が該溝形ＭＯＳキャパシタの深さ
以上に深く形成されてなる半導体装置を捉供することに
より、解決される。 〔作 用〕 溝形アイソレーション領域の深さが溝形ＭＯＳキャパシ
タの深さより深く形成されているので、該キャパシタの
表面近傍に生じる空乏層は隣り合うキャパシタの間隔を
狭くした場合でも溝形アイソレーション領域により互い
に分断された状態を維持することができる。すなわち、
高集積化された状態において隣り合う空乏層が連絡する
という状態（リーク電流の発生）を防１トすることがで
きる。 （実施例） 第１図（ａ）、（ｂ）には本発明の一実施例としてのＤ
ＲＡＭ装置の概略構成が示され、（ａ）は概略的平面図
、（ｂ）は平面図（ａ）のＡ−Ａ線がら見た断面図を示
す。 同図において１０はＰ型のシリコン（Ｓｔ））ｋ板、Ｑ
ｌ〜Ｑ４はトランスファゲート用Ｍｏｓトランジスタ、
Ｃｌ−Ｃ４はそれぞれＭｏ３）ランジスタＱｌ−Ｑ４に
対応する溝形ＭＯＳキャパシタ、１１は各ｌ′ｌＲＡＭ
セルを分離するための溝形アイツレ’／ ｇ ン？ｉＪ
’ｊ域、１２ 、１４オヨヒｌｌ：各Ｍｏ３−１−ヤパ
シタの溝の表面近傍に電荷を引きつけておくためのセル
プレート（対向電極）であって、π形形状を有している
。また、１３．１５および１７はキャパシタの誘電体と
して機能する絶縁膜、１８は一部がトランジスタのゲー
ト絶縁用として機能する絶縁膜、Ｗ Ｌ ＋〜ｗ ｒ、
、はワード線、Ｂ［、、およびＢ［，２はビット線、
１９はワード線とビット線を互いに絶縁するための層間
絶縁膜を示す。 第１図に示されるように、溝形アイソレーション領域１
１は各溝形キャパシタよりも深く形成されているので、
高集積化のために各メモリセル間の間隔、すなわち隣り
合うキャパシタ間の間隔を狭くした場合でも、キャパシ
タ溝の表面近傍に生じる空乏層が互いにつながってリー
ク電流が流れるという不都合は解消することができる。 第２図（ａ）、（ｂ）には上述した効果を説明するため
の第１図装置の主要部の断面が示される。 図中、点線２１および２２で示される部分は空乏層、ｄ
ｌおよびｄｚ（ｄｚ＜ｄ＋）は素子間隔を表わす。第２
図（ｂ）に示されるように、より一層の高集積化を図っ
た場合でも、各空乏層２１ 、２２は深く形成されたア
イソレージ９ン領域１１により互いにつながることなく
分断された状態を維持することができる。従って、リー
ク電流が流れないので、セルの情報が破壊されるという
問題は解決することができる。 第３図（ａ）〜Ｃ１＞には第１図装置における主要部の
形成過程を説明するための工程が示される。 まず工程（ａ）ではＰ形のＳｔ基板１０（抵抗率１０Ω
・ｃｍ）の上に９５０℃のドライ酸化によりシリコン酸
化（Ｓｉｎｔ）膜３１（厚さ３００人）を形成し、さら
にＣＶＤ （化学気相成長）法を用いてシリコン窒化（
Ｓｉ＊Ｎ４）膜３２（厚さ５００人）を形成し、さらに
ｃｖｎ法を用いて５ｉ０２膜３３ （厚さ１μｍ）を形
成する。工程（ｂ）では溝形アイソレーション領域を形
成するためのパターニング、およびレジスト３４を用い
てのＳｉＯ□膜３３のドライ・エツチングを行う。工程
（Ｃ）ではレジスト３４を除去した後、Ｓｉｎ、膜３３
をマスクにドライ・エツチングにより基板１０内に深さ
３〜５ｔｔｍの溝を形成する。さらに工程（ｄ）におい
て、残存する５ｉ（１＋膜３３を除去した後、工程（ｅ
）においてＣＶＤ法により溝形アイソレーション領域１
１を形成するための絶縁体、すなわちＳｉｎ□膜３５
（厚さ７μｍ）を形成する。次の工程（「）ではエッチ
バック処理により溝形領域１１の部分を残してＳｉｎｇ
膜３５全３５し、さらに次の工程（ｇ）ではＣＶＤ法を
用いてＳｉＯ□膜３６ （厚さ１μｍ）を形成する。 工程（ｈ）では溝形ＭＯＳキャパシタ（第１図の例では
Ｃ２およびＣ３）を形成するためのバターニング、およ
びレジスト３７を用いてのＳ ｉ ０２膜３６のドライ
・エツチングを行う。工程（ｉ）ではレジスト３７を除
去した後、ドライ・エソチン −グにより基板Ｉ
Ｏ内に深さ２〜３μｍの溝を形成する。工程（ｊ）では
キャパシタ用の溝の表面にｔｏｏｏ℃のドライ酸化によ
り５ｔｏＪ焚１５（厚さ２００人）を形成する。工程（
ｋ）ではキャパシタの対向電極としてのセルプレートを
形成する。これは、まずＣＶＤ法を用いてノンドープの
ポリシリコン３８ （厚さ０．７．ｕｒｎ）を形成し、
次に気相で１０００℃のＰ）１３ガスを用いて不純物拡
散を行うことにより形成される。この時、ノンドープの
ポリシリコンはドープト・ポリシリコンに変わり、低い
抵抗（１Ｎを♀するようになる。最後の工程（１）では
ポリシリコンのパターニングを行なって、セルプレート
１４を形成する。 第３図の工程図においては主要部、すなわち溝形アイソ
レーションＭ域と溝形ＭＯＳキャパシタの部分について
のみ説明したが、ＭＯＳ）ランジスタやビット線、ワー
ド線、層間絶縁膜等の形成方法については、本発明の要
旨と直接関係がなく、しかも知られている方法を用いて
実施することができるので、その説明は省略する。 なお、溝形アイソレーション領域はキャパシタ間以外、
例えばキャパシタと隣接するトランジスタとの間にも設
けられる。しかしながら、第１図（ｂ）の断面図にも示
されるように、−ａにトランジスタを形成する領域はキ
ャパシタＦｉｌ城よりも浅く形成される。従って、溝形
アイソレーション領域の深さを少くともキャパシタの深
さより深く形成すれば、前述したように素子間のリーク
電流の発生を防１卜することができる。 〔発明の効果〕 以上説明したように本発明によれば、高集積化を図るた
めに各素子間の間隔を狭くした場合でも、各素子に対応
の空乏層を所定の深さの”フイソレーシタン領域により
互いに分断した状態で維持することができ、これによっ
て素子間のリーク電流の発生を防１卜することができる
。
第１図（ａ）、（ｂ）は本発明の一実施例としてのＤＲ
ＡＭ装置の概略構成を示すもので、（ａ）は平面図、（
ｂ）はＡ−Ａ線断面図、 第２図（ａ）、（ｂ）は第１図装置の効果を説明するた
めの主要部断面図で、（ｂ）は（ａ）の状態のデバイス
をさらに高集積化した場合を示す図、第３図（ａ）〜＜
ｐ＞は第１図装置における主要部の形成過程を説明する
ための工程図、第４図は従来形の一例としての溝形ＭＯ
Ｓキャパシタを有するＤＲＡＭ装置の構成を示す断面図
、第５図は従来形の他の例としての溝形ＭＯＳキャパシ
タを有するＤＲＡＭ装置の構成を示す断面図、第６図（
ａ）、（ｂ）は従来形の問題点を説明するための主、要
部断面図であり、（ａ）は問題点が生じていない場合、
（ｂ）は問題点が生じている場合、 をそれぞれ示す。 （符号の説明） １０・・・基板、 １１・・・溝形アイソレーション領域、Ｃ１〜Ｃ４・・
・溝形ＭＯＳキャパシタ。 −一−ｄ、 −一一一１ 第１図装置の効果を説明 するための主要部断面図 纂２図 第 ３ 図（そのｌ ＷＳ ３図（ その２） ４０・・・Ｐ型基板 ４１・・・ＬＯＣＯ８＠縁膜 ４７・・・層間絶縁膜 従来形の他の例としての溝形ＭＯＳキャパンタを有する
ＤＲＡＭ装置の構成を示す断面図４０・・・Ｐ型基板 ４２．４３・・・対向電極 ４４〜４６・・・絶縁膜 Ｗ４〜ＷＬ４・・・ ワード線
ＡＭ装置の概略構成を示すもので、（ａ）は平面図、（
ｂ）はＡ−Ａ線断面図、 第２図（ａ）、（ｂ）は第１図装置の効果を説明するた
めの主要部断面図で、（ｂ）は（ａ）の状態のデバイス
をさらに高集積化した場合を示す図、第３図（ａ）〜＜
ｐ＞は第１図装置における主要部の形成過程を説明する
ための工程図、第４図は従来形の一例としての溝形ＭＯ
Ｓキャパシタを有するＤＲＡＭ装置の構成を示す断面図
、第５図は従来形の他の例としての溝形ＭＯＳキャパシ
タを有するＤＲＡＭ装置の構成を示す断面図、第６図（
ａ）、（ｂ）は従来形の問題点を説明するための主、要
部断面図であり、（ａ）は問題点が生じていない場合、
（ｂ）は問題点が生じている場合、 をそれぞれ示す。 （符号の説明） １０・・・基板、 １１・・・溝形アイソレーション領域、Ｃ１〜Ｃ４・・
・溝形ＭＯＳキャパシタ。 −一−ｄ、 −一一一１ 第１図装置の効果を説明 するための主要部断面図 纂２図 第 ３ 図（そのｌ ＷＳ ３図（ その２） ４０・・・Ｐ型基板 ４１・・・ＬＯＣＯ８＠縁膜 ４７・・・層間絶縁膜 従来形の他の例としての溝形ＭＯＳキャパンタを有する
ＤＲＡＭ装置の構成を示す断面図４０・・・Ｐ型基板 ４２．４３・・・対向電極 ４４〜４６・・・絶縁膜 Ｗ４〜ＷＬ４・・・ ワード線
Claims (1)
- 【特許請求の範囲】 １、基板（１０）に形成された溝形ＭＯＳキャパシタ（
Ｃ１〜Ｃ４）を有する回路素子と、 該回路素子相互間、または該回路素子と他の回路素子と
の問を分離するための溝形アイソレーション領域（１１
）とを備え、 該溝形アイソレーション領域が該溝形ＭＯＳキャパシタ
の深さ以上に深く形成されてなる半導体装置。 ２、前記溝形アイソレーション領域（１１）が、隣接す
る前記回路素子に対応の空乏層が互いに連絡しない程度
の深さに形成されている、特許請求の範囲第１項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054151A JPS63221663A (ja) | 1987-03-11 | 1987-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054151A JPS63221663A (ja) | 1987-03-11 | 1987-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221663A true JPS63221663A (ja) | 1988-09-14 |
Family
ID=12962550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054151A Pending JPS63221663A (ja) | 1987-03-11 | 1987-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191089A (ja) * | 1995-12-30 | 1997-07-22 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
-
1987
- 1987-03-11 JP JP62054151A patent/JPS63221663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191089A (ja) * | 1995-12-30 | 1997-07-22 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
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