JP2003174096A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003174096A JP2003174096A JP2001372847A JP2001372847A JP2003174096A JP 2003174096 A JP2003174096 A JP 2003174096A JP 2001372847 A JP2001372847 A JP 2001372847A JP 2001372847 A JP2001372847 A JP 2001372847A JP 2003174096 A JP2003174096 A JP 2003174096A
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Abstract
(57)【要約】 （修正有）
【課題】 局所的なストレスがかかりにくく，信頼性の
高いキャパシタを有する半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板１上に第１層間絶縁膜２を堆
積し、その上に、スパッタ法により、Ｔｉ層３，ＴｉＮ
層４，ＡｌＣｕ層５およびＴｉＮ層６からなる下部電極
用の第１積層１７ａを形成する。続けて、基板上に、第
１積層１７ａの形成温度よりも高く，Ａｌの融点よりも
低い温度で熱処理を行なうことにより、ＡｌＣｕ層５に
おけるＡｌ結晶粒の再配向を促す。その後、第１積層１
７ａの上に絶縁膜７ａと第２積層１８ａとを形成してパ
ターニングすることにより、下部電極１７，容量絶縁膜
７および上部電極１８からなるキャパシタ部を形成す
る。
高いキャパシタを有する半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板１上に第１層間絶縁膜２を堆
積し、その上に、スパッタ法により、Ｔｉ層３，ＴｉＮ
層４，ＡｌＣｕ層５およびＴｉＮ層６からなる下部電極
用の第１積層１７ａを形成する。続けて、基板上に、第
１積層１７ａの形成温度よりも高く，Ａｌの融点よりも
低い温度で熱処理を行なうことにより、ＡｌＣｕ層５に
おけるＡｌ結晶粒の再配向を促す。その後、第１積層１
７ａの上に絶縁膜７ａと第２積層１８ａとを形成してパ
ターニングすることにより、下部電極１７，容量絶縁膜
７および上部電極１８からなるキャパシタ部を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に、ＭＩＭ（MetalInsulat
or Metal）構造を有する半導体装置の製造方法に関する
ものである。
方法に関するものであり、特に、ＭＩＭ（MetalInsulat
or Metal）構造を有する半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】従来におけるＭＩＭ型キャパシタを有す
る半導体装置とその製造方法について、図３，図４
（ａ）〜（ｈ）を参照しながら以下に説明する。図３
は、従来のＭＩＭ型キャパシタの構造を示した断面図で
あり、図４（ａ）〜（ｈ）は、従来のＭＩＭ型キャパシ
タの製造工程を示した断面図である。
る半導体装置とその製造方法について、図３，図４
（ａ）〜（ｈ）を参照しながら以下に説明する。図３
は、従来のＭＩＭ型キャパシタの構造を示した断面図で
あり、図４（ａ）〜（ｈ）は、従来のＭＩＭ型キャパシ
タの製造工程を示した断面図である。
【０００３】従来のＭＩＭ型キャパシタは、図３に示す
ように、半導体基板１０１と、その上の第１層間絶縁膜
１０２と、下部電極１１７，容量絶縁膜１０７および上
部電極１１８からなるキャパシタ部と、キャパシタ部を
覆う第２層間絶縁膜１１６と、層間絶縁膜１１６を貫通
し，上部電極１１８および下部電極１１７に到達するＷ
プラグ１１１と、Ｗプラグ１１１に接続される引き出し
電極１１９とからなる。
ように、半導体基板１０１と、その上の第１層間絶縁膜
１０２と、下部電極１１７，容量絶縁膜１０７および上
部電極１１８からなるキャパシタ部と、キャパシタ部を
覆う第２層間絶縁膜１１６と、層間絶縁膜１１６を貫通
し，上部電極１１８および下部電極１１７に到達するＷ
プラグ１１１と、Ｗプラグ１１１に接続される引き出し
電極１１９とからなる。
【０００４】この構造において、下部電極１１７は、Ｔ
ｉ層１０３，ＴｉＮ層１０４，ＡｌＣｕ層１０５および
ＴｉＮ層１０６からなり、上部電極１１８は、ＴｉＮ層
１０８，ＡｌＣｕ層１０９およびＴｉＮ層１１０からな
る。なお、導電体層であるＡｌＣｕ層１０５，１０９の
かわりとして、ＡｌＣｕＳｉ層を用いてもよい。また、
下部電極１１７および引き出し電極１１９を配線層とし
て用いることにより、多層配線間に形成することが可能
である。
ｉ層１０３，ＴｉＮ層１０４，ＡｌＣｕ層１０５および
ＴｉＮ層１０６からなり、上部電極１１８は、ＴｉＮ層
１０８，ＡｌＣｕ層１０９およびＴｉＮ層１１０からな
る。なお、導電体層であるＡｌＣｕ層１０５，１０９の
かわりとして、ＡｌＣｕＳｉ層を用いてもよい。また、
下部電極１１７および引き出し電極１１９を配線層とし
て用いることにより、多層配線間に形成することが可能
である。
【０００５】以下に、下部電極１１７における積層構造
について詳しく述べる。
について詳しく述べる。
【０００６】下部電極１１７において、導電体層として
の機能を果たすのはＡｌＣｕ層１０５である。ＡｌＣｕ
層１０５は、配線の信頼性向上のために、Ａｌに微量の
Ｃｕが添加されることにより形成されている。導電体層
の材料としてＡｌを用いるのは、Ａｌは安定性に優れ，
安価である点、Ａｌの比抵抗は２．６〜２．７μΩと低
い点、Ａｌを含有する層とＳｉＯ2 などの絶縁層との密
着性がよい点などの理由による。
の機能を果たすのはＡｌＣｕ層１０５である。ＡｌＣｕ
層１０５は、配線の信頼性向上のために、Ａｌに微量の
Ｃｕが添加されることにより形成されている。導電体層
の材料としてＡｌを用いるのは、Ａｌは安定性に優れ，
安価である点、Ａｌの比抵抗は２．６〜２．７μΩと低
い点、Ａｌを含有する層とＳｉＯ2 などの絶縁層との密
着性がよい点などの理由による。
【０００７】しかしながら、単層のＡｌＣｕ層１０５を
下部電極１１７とすると、電流を流したときにエレクト
ロマイグレーション現象が起こってＡｌ結晶粒界にそっ
てＡｌ原子が移動してしまうおそれが大きい。エレクト
ロマイグレーション現象によってＡｌ原子が移動する
と、結晶粒界においてボイド（空洞）が発生し、最悪の
場合にはＡｌ配線の断線が引き起こされてしまう。
下部電極１１７とすると、電流を流したときにエレクト
ロマイグレーション現象が起こってＡｌ結晶粒界にそっ
てＡｌ原子が移動してしまうおそれが大きい。エレクト
ロマイグレーション現象によってＡｌ原子が移動する
と、結晶粒界においてボイド（空洞）が発生し、最悪の
場合にはＡｌ配線の断線が引き起こされてしまう。
【０００８】上述のエレクトロマイグレーション現象の
発生を抑制するために、ＡｌＣｕ層５の下にＴｉＮ層１
０４とＴｉ層１０３とが設けられている。具体的には、
ＴｉＮ層１０４を構成しているＴｉＮとＡｌＣｕ層１０
５を主に構成しているＡｌとの原子配列の面間隔が近い
ため、ＡｌＣｕ層５の下にＴｉＮ層１０４を設けること
によってＡｌの（１１１）面が成長しやすくなる。さら
に、ＴｉＮ層１０４は、バリアメタルとしての機能を果
たす。そして、ＴｉＮ層１０４の下にＴｉ層１０３を形
成することにより、ＴｉＮ層１０４の（１１１）面が成
長しやすいようにする。これらのことにより、ＡｌＣｕ
層１０５における（１１１）面の配向性を高くすること
ができる。ＡｌＣｕ層１０５の配向性が高くなるとエレ
クトロマイグレーションの発生が抑制されるのである
が、その理由を以下に説明する。
発生を抑制するために、ＡｌＣｕ層５の下にＴｉＮ層１
０４とＴｉ層１０３とが設けられている。具体的には、
ＴｉＮ層１０４を構成しているＴｉＮとＡｌＣｕ層１０
５を主に構成しているＡｌとの原子配列の面間隔が近い
ため、ＡｌＣｕ層５の下にＴｉＮ層１０４を設けること
によってＡｌの（１１１）面が成長しやすくなる。さら
に、ＴｉＮ層１０４は、バリアメタルとしての機能を果
たす。そして、ＴｉＮ層１０４の下にＴｉ層１０３を形
成することにより、ＴｉＮ層１０４の（１１１）面が成
長しやすいようにする。これらのことにより、ＡｌＣｕ
層１０５における（１１１）面の配向性を高くすること
ができる。ＡｌＣｕ層１０５の配向性が高くなるとエレ
クトロマイグレーションの発生が抑制されるのである
が、その理由を以下に説明する。
【０００９】Ａｌ配線の平均寿命ＭＴＦ（mean time of
failure）は、以下の式で表される。
failure）は、以下の式で表される。
【００１０】
ＭＴＦ∝（ｓ／σ2）・ｌｏｇ｛Ｉ〔１１１〕／Ｉ〔２００〕｝3 （１）
（結晶粒径の平均値：ｓ，粒径分布の標準偏差，Ａｌの
〔１１１〕方向のＸ線回折スペクトル強度：Ｉ〔１１
１〕，Ａｌの〔２００〕方向のＸ線回折スペクトル強
度：Ｉ〔２００〕） 式（１）により、Ａｌの〔１１１〕方向の配向性が高ま
るとＡｌの〔１１１〕方向のＸ線回折スペクトル強度が
強くなる結果、Ａｌ配線の平均寿命が向上することが分
かる。
〔１１１〕方向のＸ線回折スペクトル強度：Ｉ〔１１
１〕，Ａｌの〔２００〕方向のＸ線回折スペクトル強
度：Ｉ〔２００〕） 式（１）により、Ａｌの〔１１１〕方向の配向性が高ま
るとＡｌの〔１１１〕方向のＸ線回折スペクトル強度が
強くなる結果、Ａｌ配線の平均寿命が向上することが分
かる。
【００１１】一方、ＡｌＣｕ層１０５の上に形成されて
いるＴｉＮ膜１０６は、後のリソグラフィー工程におけ
る反射防止膜としての機能を有しており、膜厚は数十ｎ
ｍである。以上のような積層構造により下部電極が形成
されている。
いるＴｉＮ膜１０６は、後のリソグラフィー工程におけ
る反射防止膜としての機能を有しており、膜厚は数十ｎ
ｍである。以上のような積層構造により下部電極が形成
されている。
【００１２】次に、従来のＭＩＭ型キャパシタの製造工
程について、図４（ａ）〜（ｈ）を参照しながら説明す
る。
程について、図４（ａ）〜（ｈ）を参照しながら説明す
る。
【００１３】まず、図４（ａ）に示す工程で、半導体基
板１０１上にプラズマＣＶＤ法などにより第１層間絶縁
膜２を形成する。
板１０１上にプラズマＣＶＤ法などにより第１層間絶縁
膜２を形成する。
【００１４】そして、図４（ｂ）に示す工程で、下部導
体層間絶縁膜１０２の上に、スパッタ法によってＴｉ層
１０３，ＴｉＮ層１０４，ＡｌＣｕ層１０５およびＴｉ
Ｎ層１０６を順に形成することにより、下部電極用の第
１積層膜１１７ａを形成する。
体層間絶縁膜１０２の上に、スパッタ法によってＴｉ層
１０３，ＴｉＮ層１０４，ＡｌＣｕ層１０５およびＴｉ
Ｎ層１０６を順に形成することにより、下部電極用の第
１積層膜１１７ａを形成する。
【００１５】次に、図４（ｃ）に示す工程で、第１積層
膜１１７ａの上にプラズマＣＶＤ法等を用いて容量絶縁
膜用の絶縁膜１０７ａを堆積する。この絶縁膜１０７ａ
の材料としては、ＳｉＯ2 ，ＳｉＮ，ＳｉＯＮなどが用
いられる。さらに、絶縁膜１０７ａの上に、スパッタ法
によりＴｉＮ層１０８，ＡｌＣｕ層１０９およびＴｉＮ
層１１０を形成することにより、上部電極用の第２積層
膜１１８ａを形成する。
膜１１７ａの上にプラズマＣＶＤ法等を用いて容量絶縁
膜用の絶縁膜１０７ａを堆積する。この絶縁膜１０７ａ
の材料としては、ＳｉＯ2 ，ＳｉＮ，ＳｉＯＮなどが用
いられる。さらに、絶縁膜１０７ａの上に、スパッタ法
によりＴｉＮ層１０８，ＡｌＣｕ層１０９およびＴｉＮ
層１１０を形成することにより、上部電極用の第２積層
膜１１８ａを形成する。
【００１６】次に、図４（ｄ）に示す工程で、第２積層
膜１１８ａおよび絶縁膜１０７ａにドライエッチングを
行うことにより、上部電極１１８と容量絶縁膜１０７と
を形成する。続いて、基板に３００℃〜４００℃の第１
腐食防止熱処理を行なう。この第１腐食防止熱処理は、
上部電極１１８と容量絶縁膜１０７とを形成するための
ドライエッチングにおいて用いられる塩素を除去するた
めの処理であり、この処理を行うことにより、塩素が大
気中の水分を取り込んで酸となりこの酸が配線を腐食す
ることを阻止することができる。
膜１１８ａおよび絶縁膜１０７ａにドライエッチングを
行うことにより、上部電極１１８と容量絶縁膜１０７と
を形成する。続いて、基板に３００℃〜４００℃の第１
腐食防止熱処理を行なう。この第１腐食防止熱処理は、
上部電極１１８と容量絶縁膜１０７とを形成するための
ドライエッチングにおいて用いられる塩素を除去するた
めの処理であり、この処理を行うことにより、塩素が大
気中の水分を取り込んで酸となりこの酸が配線を腐食す
ることを阻止することができる。
【００１７】次に、図４（ｅ）に示す工程で、第１積層
膜１１７ａにドライエッチングを行なうことにより下部
電極１１７を形成する。続いて、第１腐食防止熱処理の
ときと同様に、ドライエッチングにおいて用いられる塩
素を除去するための第２腐食防止熱処理を行なう。
膜１１７ａにドライエッチングを行なうことにより下部
電極１１７を形成する。続いて、第１腐食防止熱処理の
ときと同様に、ドライエッチングにおいて用いられる塩
素を除去するための第２腐食防止熱処理を行なう。
【００１８】そして、図４（ｆ）に示す工程で、プラズ
マＣＶＤ法等により基板上に上部電極１１８，容量絶縁
膜１０７および下部電極１１７を覆う絶縁膜を堆積した
後、ＣＭＰにより平坦化処理を行うことにより、第２層
間絶縁膜１１６を形成する。
マＣＶＤ法等により基板上に上部電極１１８，容量絶縁
膜１０７および下部電極１１７を覆う絶縁膜を堆積した
後、ＣＭＰにより平坦化処理を行うことにより、第２層
間絶縁膜１１６を形成する。
【００１９】そして、図４（ｇ）に示す工程で、第２層
間絶縁膜１１６に、上部電極１１８および下部電極１１
７に到達するコンタクトホールを形成して、コンタクト
ホールにＷを埋めるＷプラグ１１１を形成する。
間絶縁膜１１６に、上部電極１１８および下部電極１１
７に到達するコンタクトホールを形成して、コンタクト
ホールにＷを埋めるＷプラグ１１１を形成する。
【００２０】その後、図４（ｈ）に示す工程で、第２層
間絶縁膜１１６の上に、Ｗプラグ１１１に接する引き出
し電極１１９を形成する。引き出し電極はＴｉ層１１
２，ＴｉＮ層１１３，ＡｌＣｕ層１１４およびＴｉＮ層
１１５からなる。以上の工程により、図３に示すような
従来のＭＩＭ型キャパシタが形成される。
間絶縁膜１１６の上に、Ｗプラグ１１１に接する引き出
し電極１１９を形成する。引き出し電極はＴｉ層１１
２，ＴｉＮ層１１３，ＡｌＣｕ層１１４およびＴｉＮ層
１１５からなる。以上の工程により、図３に示すような
従来のＭＩＭ型キャパシタが形成される。
【００２１】
【発明が解決しようとする課題】しかしながら、従来の
ＭＩＭ型キャパシタの製造方法においては、熱処理によ
ってキャパシタ部に局部的なストレスが発生するという
不具合が生じていた。それについて、以下に、図５
（ａ），（ｂ）を参照しながら説明する。図５（ａ），
（ｂ）は、図４（ｄ）に示す工程のうち、上部電極１１
８を形成する工程と、第１腐食防止熱処理を行なう工程
とについて示した断面図である。
ＭＩＭ型キャパシタの製造方法においては、熱処理によ
ってキャパシタ部に局部的なストレスが発生するという
不具合が生じていた。それについて、以下に、図５
（ａ），（ｂ）を参照しながら説明する。図５（ａ），
（ｂ）は、図４（ｄ）に示す工程のうち、上部電極１１
８を形成する工程と、第１腐食防止熱処理を行なう工程
とについて示した断面図である。
【００２２】従来のＭＩＭ型キャパシタにおいては、図
５（ａ）に示す工程で上部電極１１８が形成された後、
図５（ｂ）に示す工程で基板の腐食防止のための第１腐
食防止熱処理が行われていた。図５（ｂ）に示すよう
に、基板に第１腐食防止熱処理を行うことにより、下部
電極１１７および上部電極１１８に含まれるＡｌＣｕ層
１０５，１０９中のＡｌ結晶粒の（１１１）方向への再
配向が促進される。特に、下部電極に含まれるＡｌＣｕ
層１０５のＡｌの結晶粒が移動することによってＡｌＣ
ｕ層１０５より上に位置する層には局所的なストレスが
加えられ、層の変形が起こってしまう。これにより、電
極表面の凹凸に起因する電界集中の発生や容量絶縁膜７
の信頼性が低下するおそれが生じていた。
５（ａ）に示す工程で上部電極１１８が形成された後、
図５（ｂ）に示す工程で基板の腐食防止のための第１腐
食防止熱処理が行われていた。図５（ｂ）に示すよう
に、基板に第１腐食防止熱処理を行うことにより、下部
電極１１７および上部電極１１８に含まれるＡｌＣｕ層
１０５，１０９中のＡｌ結晶粒の（１１１）方向への再
配向が促進される。特に、下部電極に含まれるＡｌＣｕ
層１０５のＡｌの結晶粒が移動することによってＡｌＣ
ｕ層１０５より上に位置する層には局所的なストレスが
加えられ、層の変形が起こってしまう。これにより、電
極表面の凹凸に起因する電界集中の発生や容量絶縁膜７
の信頼性が低下するおそれが生じていた。
【００２３】また、従来の製造方法においては、上述の
第１腐食防止熱処理に加えて、図４（ｅ）に示す工程で
第２腐食防止熱処理が行われる。第２腐食防止熱処理に
よっても、第１腐食防止熱処理と同様の現象が起こり、
キャパシタ部にかかるストレスはさらに大きくなる。
第１腐食防止熱処理に加えて、図４（ｅ）に示す工程で
第２腐食防止熱処理が行われる。第２腐食防止熱処理に
よっても、第１腐食防止熱処理と同様の現象が起こり、
キャパシタ部にかかるストレスはさらに大きくなる。
【００２４】本発明の目的は、上述の熱処理によってキ
ャパシタ部にかかる局所的なストレスを抑制する手段を
講ずることにより、信頼性の高いＭＩＭ型キャパシタを
有する半導体装置の製造方法を提供することにある。
ャパシタ部にかかる局所的なストレスを抑制する手段を
講ずることにより、信頼性の高いＭＩＭ型キャパシタを
有する半導体装置の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下部電極と、上部電極と、上記下部電極と上
記上部電極の間に介在する容量絶縁膜とを有する半導体
装置の製造方法であって、半導体基板上に、上記下部電
極の少なくとも一部を形成するための導体膜を形成する
工程（ａ）と、上記導体膜に、上記導体膜の形成温度よ
り高く，上記導体膜の融点より低い温度で第１熱処理を
行なう工程（ｂ）と、上記工程（ｂ）の後、上記容量絶
縁膜用の絶縁膜を形成する工程（ｃ）とを備えている。
造方法は、下部電極と、上部電極と、上記下部電極と上
記上部電極の間に介在する容量絶縁膜とを有する半導体
装置の製造方法であって、半導体基板上に、上記下部電
極の少なくとも一部を形成するための導体膜を形成する
工程（ａ）と、上記導体膜に、上記導体膜の形成温度よ
り高く，上記導体膜の融点より低い温度で第１熱処理を
行なう工程（ｂ）と、上記工程（ｂ）の後、上記容量絶
縁膜用の絶縁膜を形成する工程（ｃ）とを備えている。
【００２６】これにより、工程（ｂ）で、導体膜を構成
する結晶粒の再配向をある程度進行させておくことが出
来るので、工程（ｃ）やその後に基板に熱処理を施す際
に、導体膜内において再配向する結晶粒の数を少なくす
ることができる。つまり、容量絶縁膜用の絶縁膜を堆積
した後に絶縁膜の下の導体層が大きく変形しないことか
ら、容量絶縁膜に加わる局所的なストレスを低減するこ
とが出来る。
する結晶粒の再配向をある程度進行させておくことが出
来るので、工程（ｃ）やその後に基板に熱処理を施す際
に、導体膜内において再配向する結晶粒の数を少なくす
ることができる。つまり、容量絶縁膜用の絶縁膜を堆積
した後に絶縁膜の下の導体層が大きく変形しないことか
ら、容量絶縁膜に加わる局所的なストレスを低減するこ
とが出来る。
【００２７】上記工程（ｂ）の後，上記工程（ｃ）の前
に、上記導体膜の上に被覆膜を形成する工程（ｄ）をさ
らに備えることにより、上記工程（ｃ）では、絶縁膜を
比較的平坦な被覆膜の上に形成することができる。これ
により、各電極表面の凹凸により生じる電界集中などの
おそれを回避することができる。
に、上記導体膜の上に被覆膜を形成する工程（ｄ）をさ
らに備えることにより、上記工程（ｃ）では、絶縁膜を
比較的平坦な被覆膜の上に形成することができる。これ
により、各電極表面の凹凸により生じる電界集中などの
おそれを回避することができる。
【００２８】上記被覆膜は、Ｗ，ＷＳｉ，Ｍｏ，Ｔｉお
よびＴｉＮを主成分とする膜のうちいずれか１つの膜か
らなることが好ましい。
よびＴｉＮを主成分とする膜のうちいずれか１つの膜か
らなることが好ましい。
【００２９】上記工程（ｂ）においては、上記工程
（ｃ）で上記絶縁膜を形成するときの温度よりも高い温
度で上記第１熱処理を行うことにより、工程（ｂ）にお
いて、導体層を構成する結晶の再配向をさらに進めてお
くことができるので、工程（ｃ）以降の熱処理における
再配向の発生を抑制することができる。
（ｃ）で上記絶縁膜を形成するときの温度よりも高い温
度で上記第１熱処理を行うことにより、工程（ｂ）にお
いて、導体層を構成する結晶の再配向をさらに進めてお
くことができるので、工程（ｃ）以降の熱処理における
再配向の発生を抑制することができる。
【００３０】上記工程（ｃ）の後に、上記絶縁膜の少な
くとも一部の上に上部電極を形成する工程（ｅ）と、上
記工程（ｅ）の後に、上記上部電極に第２熱処理を行う
工程（ｆ）とをさらに備え、上記工程（ｂ）では、上記
工程（ｆ）における上記第２熱処理の温度よりも高い温
度で上記第１熱処理を行うことにより、第２熱処理が高
い温度で行われる場合においても、第２熱処理によって
起こる導体層の結晶の再配向を抑制することができる。
くとも一部の上に上部電極を形成する工程（ｅ）と、上
記工程（ｅ）の後に、上記上部電極に第２熱処理を行う
工程（ｆ）とをさらに備え、上記工程（ｂ）では、上記
工程（ｆ）における上記第２熱処理の温度よりも高い温
度で上記第１熱処理を行うことにより、第２熱処理が高
い温度で行われる場合においても、第２熱処理によって
起こる導体層の結晶の再配向を抑制することができる。
【００３１】上記導体膜はＡｌを主成分とする層を含ん
でおり、上記工程（ｂ）では、上記第１熱処理を６５０
℃以下の温度で行なうことにより、高い効果を得ること
が出来る。
でおり、上記工程（ｂ）では、上記第１熱処理を６５０
℃以下の温度で行なうことにより、高い効果を得ること
が出来る。
【００３２】上記導体膜は、Ｔｉ，ＴｉＮ，Ａｌ，Ｃ
ｕ，ＡｌＣｕ，ＡｌＳｉＣｕ，Ｎｉ，Ａｕ，Ｗ，Ｃｏお
よびＰｔのうちいずれか１つを主成分する層を有してい
ることが好ましい。
ｕ，ＡｌＣｕ，ＡｌＳｉＣｕ，Ｎｉ，Ａｕ，Ｗ，Ｃｏお
よびＰｔのうちいずれか１つを主成分する層を有してい
ることが好ましい。
【００３３】上記容量絶縁膜は、ＳｉＯ2，ＳｉＮ，Ｓ
ｉＯＮ，ＺｒＯ2，ＨｆＯ2 およびＴａ2Ｏ5を主成分す
る膜のうち少なくともいずれか１つの膜からなることが
好ましい。
ｉＯＮ，ＺｒＯ2，ＨｆＯ2 およびＴａ2Ｏ5を主成分す
る膜のうち少なくともいずれか１つの膜からなることが
好ましい。
【００３４】
【発明の実施の形態】（第１の実施形態）以下に、本実
施形態の半導体装置の製造方法について、図１（ａ）〜
（ｈ）を参照しながら説明する。図１（ａ）〜（ｈ）
は、第１の実施形態におけるＭＩＮ型キャパシタの製造
方法を示した断面図である。
施形態の半導体装置の製造方法について、図１（ａ）〜
（ｈ）を参照しながら説明する。図１（ａ）〜（ｈ）
は、第１の実施形態におけるＭＩＮ型キャパシタの製造
方法を示した断面図である。
【００３５】まず、図１（ａ）に示す工程で、半導体基
板１上にプラズマＣＶＤ法などにより第１層間絶縁膜２
を形成する。そして、第１層間絶縁膜２の上に、１５０
℃付近の温度下で、スパッタ法によって厚さ５〜８ｎｍ
のＴｉ層３，厚さ８０〜１００ｎｍのＴｉＮ層４，厚さ
４５０ｎｍのＡｌＣｕ層５および厚さ３０ｎｍのＴｉＮ
層６を順に形成することにより、下部電極用の第１積層
膜１７ａを形成する。なお、ＡｌＣｕ層５の替わりとし
て、ＡｌＣｕＳｉ層を用いてもよい。
板１上にプラズマＣＶＤ法などにより第１層間絶縁膜２
を形成する。そして、第１層間絶縁膜２の上に、１５０
℃付近の温度下で、スパッタ法によって厚さ５〜８ｎｍ
のＴｉ層３，厚さ８０〜１００ｎｍのＴｉＮ層４，厚さ
４５０ｎｍのＡｌＣｕ層５および厚さ３０ｎｍのＴｉＮ
層６を順に形成することにより、下部電極用の第１積層
膜１７ａを形成する。なお、ＡｌＣｕ層５の替わりとし
て、ＡｌＣｕＳｉ層を用いてもよい。
【００３６】次に、図１（ｂ）に示す工程で、第１積層
膜１７ａを１５０℃〜６５０℃に加熱してＡｌ用熱処理
を行なう。ここで熱処理を行なうことが本実施形態の特
徴であり、このＡｌ用熱処理の温度については、後に詳
しく述べる。
膜１７ａを１５０℃〜６５０℃に加熱してＡｌ用熱処理
を行なう。ここで熱処理を行なうことが本実施形態の特
徴であり、このＡｌ用熱処理の温度については、後に詳
しく述べる。
【００３７】次に、図１（ｃ）に示す工程で、第１積層
膜１７ａの上にプラズマＣＶＤ法等を用いて、３００℃
〜４００℃の温度下で、厚さ１００ｎｍ程度の，ＳｉＮ
からなる絶縁膜７ａを堆積する。この絶縁膜７ａの材料
としては、ＳｉＮの他に、ＳｉＯ2 ，ＳｉＯＮ，ＺｒＯ
2，ＨｆＯ2およびＴａ2Ｏ5などが用いられる。さらに、
絶縁膜７ａの上に、スパッタ法により、厚さ３０〜４５
ｎｍのＴｉＮ層８，厚さ１３５〜１６５ｎｍのＡｌＣｕ
層９および厚さ３０ｎｍのＴｉＮ層１０を形成すること
により、上部電極用の第２積層膜１８ａを形成する。
膜１７ａの上にプラズマＣＶＤ法等を用いて、３００℃
〜４００℃の温度下で、厚さ１００ｎｍ程度の，ＳｉＮ
からなる絶縁膜７ａを堆積する。この絶縁膜７ａの材料
としては、ＳｉＮの他に、ＳｉＯ2 ，ＳｉＯＮ，ＺｒＯ
2，ＨｆＯ2およびＴａ2Ｏ5などが用いられる。さらに、
絶縁膜７ａの上に、スパッタ法により、厚さ３０〜４５
ｎｍのＴｉＮ層８，厚さ１３５〜１６５ｎｍのＡｌＣｕ
層９および厚さ３０ｎｍのＴｉＮ層１０を形成すること
により、上部電極用の第２積層膜１８ａを形成する。
【００３８】次に、図１（ｄ）に示す工程で、第２積層
膜１８ａおよび絶縁膜７ａにドライエッチングを行うこ
とにより、上部電極１８と容量絶縁膜７とを形成する。
続いて、基板に４００℃の温度で第１腐食防止用熱処理
を行なう。この第１腐食防止熱処理は、上部電極１８と
容量絶縁膜７とを形成するためのドライエッチングにお
いて用いられる塩素を除去するための処理であり、この
処理を行うことにより、塩素が大気中の水分を取り込ん
で酸となりこの酸が配線を腐食することを阻止すること
ができる。
膜１８ａおよび絶縁膜７ａにドライエッチングを行うこ
とにより、上部電極１８と容量絶縁膜７とを形成する。
続いて、基板に４００℃の温度で第１腐食防止用熱処理
を行なう。この第１腐食防止熱処理は、上部電極１８と
容量絶縁膜７とを形成するためのドライエッチングにお
いて用いられる塩素を除去するための処理であり、この
処理を行うことにより、塩素が大気中の水分を取り込ん
で酸となりこの酸が配線を腐食することを阻止すること
ができる。
【００３９】次に、図１（ｅ）に示す工程で、第１積層
膜１７ａにドライエッチングを行なうことにより下部電
極１７を形成する。続いて、第１腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第２腐食防止熱処理を行なう。
膜１７ａにドライエッチングを行なうことにより下部電
極１７を形成する。続いて、第１腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第２腐食防止熱処理を行なう。
【００４０】そして、図１（ｆ）に示す工程で、プラズ
マＣＶＤ法等により基板上に上部電極１８，容量絶縁膜
７および下部電極１７を覆う絶縁膜を堆積してＣＭＰに
より平坦化処理を行うことにより、第２層間絶縁膜１６
を形成する。
マＣＶＤ法等により基板上に上部電極１８，容量絶縁膜
７および下部電極１７を覆う絶縁膜を堆積してＣＭＰに
より平坦化処理を行うことにより、第２層間絶縁膜１６
を形成する。
【００４１】そして、図１（ｇ）に示す工程で、第２層
間絶縁膜１６に、上部電極１８および下部電極１７に到
達するコンタクトホールを形成して、コンタクトホール
にＷを埋めるＷプラグ１１を形成する。
間絶縁膜１６に、上部電極１８および下部電極１７に到
達するコンタクトホールを形成して、コンタクトホール
にＷを埋めるＷプラグ１１を形成する。
【００４２】その後、図１（ｈ）に示す工程で、第２層
間絶縁膜１６の上に、Ｗプラグ１１に接する引き出し電
極１９を形成する。引き出し電極はＴｉ層１２，ＴｉＮ
層１３，ＡｌＣｕ層１４およびＴｉＮ層１５からなる。
以上の工程により、本実施形態におけるＭＩＭ型キャパ
シタが形成される。
間絶縁膜１６の上に、Ｗプラグ１１に接する引き出し電
極１９を形成する。引き出し電極はＴｉ層１２，ＴｉＮ
層１３，ＡｌＣｕ層１４およびＴｉＮ層１５からなる。
以上の工程により、本実施形態におけるＭＩＭ型キャパ
シタが形成される。
【００４３】ここで、本実施形態の特徴である、図１
（ｂ）に示す工程でのＡｌ用熱処理について説明する。
図１（ｂ）に示す工程では、第１積層膜１７ａを形成し
た後に１５０℃〜６５０℃の温度でＡｌ用熱処理を行な
う。このＡｌ用熱処理温度の下限値は、図１（ａ）に示
す工程で第１積層膜を形成するスパッタの際の温度であ
り、Ａｌ用熱処理温度の上限値はＡｌの融点温度であ
る。
（ｂ）に示す工程でのＡｌ用熱処理について説明する。
図１（ｂ）に示す工程では、第１積層膜１７ａを形成し
た後に１５０℃〜６５０℃の温度でＡｌ用熱処理を行な
う。このＡｌ用熱処理温度の下限値は、図１（ａ）に示
す工程で第１積層膜を形成するスパッタの際の温度であ
り、Ａｌ用熱処理温度の上限値はＡｌの融点温度であ
る。
【００４４】本実施形態においては、図１（ｂ）に示す
工程でＡｌ用熱処理を行なうことによって第１積層膜１
７ａにおけるＡｌＣｕ層５に含まれるＡｌの再配向をあ
る程度進行させておく。その上で、図１（ｃ）に示す工
程で第１積層膜１７ａの上に絶縁膜７ａを形成する。す
ると、絶縁膜７ａを形成する工程において、ＣＶＤを３
００℃〜４００℃の温度下で行なう際に、ＡｌＣｕ層５
において再配向する結晶粒の数を減少させることができ
る。さらに、図１（ｄ），（ｅ）に示す工程で腐食防止
熱処理を行なう際に、ＡｌＣｕ層５においてＡｌ結晶粒
の数を減少させることができる。その結果、従来では腐
食防止熱処理工程でキャパシタ部に加わっていた局所的
なストレスを抑制することが可能となる。とくに、容量
絶縁膜７に加わる局所的なストレスを低減することがで
きるので、信頼性の高いＭＩＭ型キャパシタを得ること
が可能となる。
工程でＡｌ用熱処理を行なうことによって第１積層膜１
７ａにおけるＡｌＣｕ層５に含まれるＡｌの再配向をあ
る程度進行させておく。その上で、図１（ｃ）に示す工
程で第１積層膜１７ａの上に絶縁膜７ａを形成する。す
ると、絶縁膜７ａを形成する工程において、ＣＶＤを３
００℃〜４００℃の温度下で行なう際に、ＡｌＣｕ層５
において再配向する結晶粒の数を減少させることができ
る。さらに、図１（ｄ），（ｅ）に示す工程で腐食防止
熱処理を行なう際に、ＡｌＣｕ層５においてＡｌ結晶粒
の数を減少させることができる。その結果、従来では腐
食防止熱処理工程でキャパシタ部に加わっていた局所的
なストレスを抑制することが可能となる。とくに、容量
絶縁膜７に加わる局所的なストレスを低減することがで
きるので、信頼性の高いＭＩＭ型キャパシタを得ること
が可能となる。
【００４５】ここで、図１（ｂ）におけるＡｌ用熱処理
温度を、図１（ｃ）における容量絶縁膜７を形成するた
めのＣＶＤの温度（３００℃〜４００℃）より高い温度
に設定するか、あるいは、図１（ｄ），（ｅ）における
腐食防止熱処理の温度４００℃より高い温度に設定する
とさらに高い効果が得られる。それは、図１（ｂ）のＡ
ｌ用熱処理によってＡｌの再配向をより進行させること
ができるので、後工程のＣＶＤと腐食防止熱処理の際に
再配向するＡｌがより少なくなるためである。
温度を、図１（ｃ）における容量絶縁膜７を形成するた
めのＣＶＤの温度（３００℃〜４００℃）より高い温度
に設定するか、あるいは、図１（ｄ），（ｅ）における
腐食防止熱処理の温度４００℃より高い温度に設定する
とさらに高い効果が得られる。それは、図１（ｂ）のＡ
ｌ用熱処理によってＡｌの再配向をより進行させること
ができるので、後工程のＣＶＤと腐食防止熱処理の際に
再配向するＡｌがより少なくなるためである。
【００４６】また、本実施形態では、容量絶縁膜用の絶
縁膜７ａの堆積後に行なう熱処理としてＣＶＤの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
その熱処理温度よりも高い温度でＡｌ用熱処理を行なう
と、高い効果を得ることが出来る。
縁膜７ａの堆積後に行なう熱処理としてＣＶＤの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
その熱処理温度よりも高い温度でＡｌ用熱処理を行なう
と、高い効果を得ることが出来る。
【００４７】本実施形態においては、下部電極１７は、
Ｔｉ層３，ＴｉＮ層４，ＡｌＣｕ層５およびＴｉＮ層６
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともＡｌＣｕ層５が含まれておれ
ばよい。その場合には、下部電極１７を構成する層の１
つとして、ＴｉおよびＴｉＮの他に、Ｗ，ＷＳｉ，Ｍｏ
などを主成分とする層が含まれていてもよい。
Ｔｉ層３，ＴｉＮ層４，ＡｌＣｕ層５およびＴｉＮ層６
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともＡｌＣｕ層５が含まれておれ
ばよい。その場合には、下部電極１７を構成する層の１
つとして、ＴｉおよびＴｉＮの他に、Ｗ，ＷＳｉ，Ｍｏ
などを主成分とする層が含まれていてもよい。
【００４８】さらに、本実施形態においては下部電極１
７の導電層としてＡｌＣｕ層５が用いられているが、本
発明においては、ＡｌＣｕのかわりの材料としてＡｌ，
Ｃｕ，ＡｌＣｕＳｉ，Ａｕ，Ｎｉ，Ｗ，ＣｏおよびＰｔ
などを主成分とするものを用いてもよい。ＡｌＣｕのか
わりに上記のような材料を用いる場合には、図１（ｂ）
に示す工程で、その材料の融点よりも低い温度で熱処理
を行なう必要がある。
７の導電層としてＡｌＣｕ層５が用いられているが、本
発明においては、ＡｌＣｕのかわりの材料としてＡｌ，
Ｃｕ，ＡｌＣｕＳｉ，Ａｕ，Ｎｉ，Ｗ，ＣｏおよびＰｔ
などを主成分とするものを用いてもよい。ＡｌＣｕのか
わりに上記のような材料を用いる場合には、図１（ｂ）
に示す工程で、その材料の融点よりも低い温度で熱処理
を行なう必要がある。
【００４９】（第２の実施形態）以下に、本実施形態の
半導体装置の製造方法において、図２（ａ）〜（ｈ）を
参照しながら説明する。図２（ａ）〜（ｈ）は、第２の
実施形態におけるＭＩＭ型キャパシタの製造工程を示し
た断面図である。
半導体装置の製造方法において、図２（ａ）〜（ｈ）を
参照しながら説明する。図２（ａ）〜（ｈ）は、第２の
実施形態におけるＭＩＭ型キャパシタの製造工程を示し
た断面図である。
【００５０】まず、図２（ａ）に示す工程で、半導体基
板１上にプラズマＣＶＤ法などにより第１層間絶縁膜２
を形成する。そして、第１層間絶縁膜２の上に、１５０
℃付近の温度下で、スパッタ法によって厚さ５〜８ｎｍ
のＴｉ層３，厚さ８０〜１００ｎｍのＴｉＮ層４，厚さ
４５０ｎｍのＡｌＣｕ層５を順に形成する。なお、Ａｌ
Ｃｕ層５の替わりとして、ＡｌＣｕＳｉ層を用いてもよ
い。
板１上にプラズマＣＶＤ法などにより第１層間絶縁膜２
を形成する。そして、第１層間絶縁膜２の上に、１５０
℃付近の温度下で、スパッタ法によって厚さ５〜８ｎｍ
のＴｉ層３，厚さ８０〜１００ｎｍのＴｉＮ層４，厚さ
４５０ｎｍのＡｌＣｕ層５を順に形成する。なお、Ａｌ
Ｃｕ層５の替わりとして、ＡｌＣｕＳｉ層を用いてもよ
い。
【００５１】次に、図２（ｂ）に示す工程で、ＡｌＣｕ
層５用のＡｌ用熱処理を１５０℃〜６５０℃で行なう。
ＡｌＣｕ層５を形成した後にＡｌ用熱処理を行なうこと
が本実施形態の特徴である。
層５用のＡｌ用熱処理を１５０℃〜６５０℃で行なう。
ＡｌＣｕ層５を形成した後にＡｌ用熱処理を行なうこと
が本実施形態の特徴である。
【００５２】次に、図２（ｃ）に示す工程で、スパッタ
法によりＡｌＣｕ層５の上にＴｉＮ層６を形成する。こ
れにより、Ｔｉ層３，ＴｉＮ層４，ＡｌＣｕ層５および
ＴｉＮ層６からなる第１積層膜１７ａが形成される。次
に、プラズマＣＶＤ法等を用いて、３００℃〜４００℃
の温度下で、厚さ１００ｎｍ程度の，ＳｉＮからなる絶
縁膜７ａを堆積する。この絶縁膜７ａの材料としては、
ＳｉＮの他に、ＳｉＯ 2 ，ＳｉＯＮ，ＺｒＯ2，ＨｆＯ2
およびＴａ2Ｏ5などが用いられる。さらに、絶縁膜７ａ
の上に、スパッタ法により、厚さ３０〜４５ｎｍのＴｉ
Ｎ層８，厚さ１３５〜１６５ｎｍのＡｌＣｕ層９および
厚さ３０ｎｍのＴｉＮ層１０を形成することにより、上
部電極用の第２積層膜１８ａを形成する。
法によりＡｌＣｕ層５の上にＴｉＮ層６を形成する。こ
れにより、Ｔｉ層３，ＴｉＮ層４，ＡｌＣｕ層５および
ＴｉＮ層６からなる第１積層膜１７ａが形成される。次
に、プラズマＣＶＤ法等を用いて、３００℃〜４００℃
の温度下で、厚さ１００ｎｍ程度の，ＳｉＮからなる絶
縁膜７ａを堆積する。この絶縁膜７ａの材料としては、
ＳｉＮの他に、ＳｉＯ 2 ，ＳｉＯＮ，ＺｒＯ2，ＨｆＯ2
およびＴａ2Ｏ5などが用いられる。さらに、絶縁膜７ａ
の上に、スパッタ法により、厚さ３０〜４５ｎｍのＴｉ
Ｎ層８，厚さ１３５〜１６５ｎｍのＡｌＣｕ層９および
厚さ３０ｎｍのＴｉＮ層１０を形成することにより、上
部電極用の第２積層膜１８ａを形成する。
【００５３】次に、図２（ｄ）に示す工程で、第２積層
膜１８ａおよび絶縁膜７ａにドライエッチングを行なう
ことにより、上部電極１８と容量絶縁膜７とを形成す
る。続いて、基板に４００℃の温度で第１腐食防止熱処
理を行なう。この第１腐食防止熱処理は、上部電極１８
と容量絶縁膜７とを形成するためのドライエッチングに
おいて用いられる塩素を除去するための処理であり、こ
の処理を行うことにより、塩素が大気中の水分を取り込
んで酸となりこの酸が配線を腐食することを阻止するこ
とができる。
膜１８ａおよび絶縁膜７ａにドライエッチングを行なう
ことにより、上部電極１８と容量絶縁膜７とを形成す
る。続いて、基板に４００℃の温度で第１腐食防止熱処
理を行なう。この第１腐食防止熱処理は、上部電極１８
と容量絶縁膜７とを形成するためのドライエッチングに
おいて用いられる塩素を除去するための処理であり、こ
の処理を行うことにより、塩素が大気中の水分を取り込
んで酸となりこの酸が配線を腐食することを阻止するこ
とができる。
【００５４】次に、図２（ｅ）に示す工程で、第１積層
膜１７ａにドライエッチングを行なうことにより下部電
極１７を形成する。続いて、第１腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第２腐食防止熱処理を行なう。
膜１７ａにドライエッチングを行なうことにより下部電
極１７を形成する。続いて、第１腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第２腐食防止熱処理を行なう。
【００５５】そして、図２（ｆ）に示す工程で、プラズ
マＣＶＤ法等により基板上に上部電極１８，容量絶縁膜
７および下部電極１７を覆う絶縁膜を堆積してＣＭＰに
より平坦化処理を行うことにより、第２層間絶縁膜１６
を形成する。
マＣＶＤ法等により基板上に上部電極１８，容量絶縁膜
７および下部電極１７を覆う絶縁膜を堆積してＣＭＰに
より平坦化処理を行うことにより、第２層間絶縁膜１６
を形成する。
【００５６】そして、図２（ｇ）に示す工程で、第２層
間絶縁膜１６に、上部電極１８および下部電極１７に到
達するコンタクトホールを形成して、コンタクトホール
にＷを埋めるＷプラグ１１を形成する。
間絶縁膜１６に、上部電極１８および下部電極１７に到
達するコンタクトホールを形成して、コンタクトホール
にＷを埋めるＷプラグ１１を形成する。
【００５７】その後、図２（ｈ）に示す工程で、第２層
間絶縁膜１６の上に、Ｗプラグ１１に接する引き出し電
極１９を形成する。引き出し電極はＴｉ層１２，ＴｉＮ
層１３，ＡｌＣｕ層１４およびＴｉＮ層１５からなる。
以上の工程により、本実施形態におけるＭＩＭ型キャパ
シタが形成される。
間絶縁膜１６の上に、Ｗプラグ１１に接する引き出し電
極１９を形成する。引き出し電極はＴｉ層１２，ＴｉＮ
層１３，ＡｌＣｕ層１４およびＴｉＮ層１５からなる。
以上の工程により、本実施形態におけるＭＩＭ型キャパ
シタが形成される。
【００５８】ここで、本実施形態の特徴である、図２
（ｂ）に示す工程での熱処理について説明する。図２
（ｂ）に示す工程では、第１積層膜１７ａを形成した後
に１５０℃〜６５０℃の温度で熱処理を行なう。この熱
処理温度の下限値は、図２（ａ）に示す工程でＴｉ層
３，ＴｉＮ層４およびＡｌＣｕ層５を形成するスパッタ
の際の温度であり、熱処理温度の上限値はＡｌの融点温
度である。
（ｂ）に示す工程での熱処理について説明する。図２
（ｂ）に示す工程では、第１積層膜１７ａを形成した後
に１５０℃〜６５０℃の温度で熱処理を行なう。この熱
処理温度の下限値は、図２（ａ）に示す工程でＴｉ層
３，ＴｉＮ層４およびＡｌＣｕ層５を形成するスパッタ
の際の温度であり、熱処理温度の上限値はＡｌの融点温
度である。
【００５９】本実施形態では、図２（ｂ）に示す工程で
熱処理を行なうことによってＡｌＣｕ層５に含まれるＡ
ｌの再配向をある程度進行させておく。その上で、図２
（ｃ）に示す工程で、ＡｌＣｕ層５の上にＴｉＮ層６を
形成する。そして、ＴｉＮ膜６の上に容量絶縁膜用の絶
縁膜７ａを形成する。すると、第１の実施形態と同様に
後工程の熱処理におけるＡｌの再配列を抑制することが
できるのに加えて、Ａｌ熱処理を行った後のＡｌＣｕ層
５の上にＴｉＮ層６を形成することによって、比較的平
坦なＴｉＮ層６の上に絶縁膜７ａを形成することが可能
となる。従って、容量絶縁膜７ａに加わる局所的なスト
レスを低減でき、上部電極１８，下部電極１７の表面の
平坦化も可能となる。その結果、局部的なストレスによ
る容量絶縁膜７の信頼性低下、電極表面の凹凸により生
じる電界集中などのおそれを回避することができる。
熱処理を行なうことによってＡｌＣｕ層５に含まれるＡ
ｌの再配向をある程度進行させておく。その上で、図２
（ｃ）に示す工程で、ＡｌＣｕ層５の上にＴｉＮ層６を
形成する。そして、ＴｉＮ膜６の上に容量絶縁膜用の絶
縁膜７ａを形成する。すると、第１の実施形態と同様に
後工程の熱処理におけるＡｌの再配列を抑制することが
できるのに加えて、Ａｌ熱処理を行った後のＡｌＣｕ層
５の上にＴｉＮ層６を形成することによって、比較的平
坦なＴｉＮ層６の上に絶縁膜７ａを形成することが可能
となる。従って、容量絶縁膜７ａに加わる局所的なスト
レスを低減でき、上部電極１８，下部電極１７の表面の
平坦化も可能となる。その結果、局部的なストレスによ
る容量絶縁膜７の信頼性低下、電極表面の凹凸により生
じる電界集中などのおそれを回避することができる。
【００６０】ここで、図１（ｂ）における熱処理温度
を、図１（ｃ）における容量絶縁膜７を形成するための
ＣＶＤの温度（３００℃〜４００℃）より高い温度に設
定するか、あるいは、図２（ｄ），（ｅ）における腐食
防止熱処理の温度４００℃より高い温度に設定するとさ
らに高い効果が得られる。それは、図２（ｂ）の熱処理
によってＡｌの再配向をより進行させることができるの
で、後工程のＣＶＤと腐食防止熱処理の際に再配向する
Ａｌの結晶粒の数がより少なくなるためである。
を、図１（ｃ）における容量絶縁膜７を形成するための
ＣＶＤの温度（３００℃〜４００℃）より高い温度に設
定するか、あるいは、図２（ｄ），（ｅ）における腐食
防止熱処理の温度４００℃より高い温度に設定するとさ
らに高い効果が得られる。それは、図２（ｂ）の熱処理
によってＡｌの再配向をより進行させることができるの
で、後工程のＣＶＤと腐食防止熱処理の際に再配向する
Ａｌの結晶粒の数がより少なくなるためである。
【００６１】また、本実施形態では、容量絶縁膜用の絶
縁膜７ａの堆積後に行なう熱処理としてＣＶＤの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
図２（ｂ）に示す工程において、その熱処理温度よりも
高い温度でＡｌ用熱処理を行なうと、高い効果を得るこ
とが出来る。
縁膜７ａの堆積後に行なう熱処理としてＣＶＤの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
図２（ｂ）に示す工程において、その熱処理温度よりも
高い温度でＡｌ用熱処理を行なうと、高い効果を得るこ
とが出来る。
【００６２】本実施形態においては、下部電極１７は、
Ｔｉ層３，ＴｉＮ層４，ＡｌＣｕ層５およびＴｉＮ層６
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともＡｌＣｕ層５とＴｉＮ層６と
の２層が含まれていればよい。その場合には、下部電極
１７を構成する層の１つとして、ＴｉおよびＴｉＮの他
に、Ｗ，ＷＳｉ，Ｍｏなどを主成分とする層が含まれて
いてもよい。
Ｔｉ層３，ＴｉＮ層４，ＡｌＣｕ層５およびＴｉＮ層６
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともＡｌＣｕ層５とＴｉＮ層６と
の２層が含まれていればよい。その場合には、下部電極
１７を構成する層の１つとして、ＴｉおよびＴｉＮの他
に、Ｗ，ＷＳｉ，Ｍｏなどを主成分とする層が含まれて
いてもよい。
【００６３】さらに、本実施形態においては下部電極１
７の導電層としてＡｌＣｕ層５が用いられているが、本
発明においては、ＡｌＣｕのかわりの材料として、Ａ
ｌ，Ｃｕ，ＡｌＣｕＳｉ，Ａｕ，Ｎｉ，Ｗ，Ｃｏおよび
Ｐｔなどを主成分とするものを用いてもよい。ＡｌＣｕ
のかわりに上述のような材料を用いる場合には、図２
（ｂ）に示す工程で、その材料の融点よりも低い温度で
熱処理を行なう必要がある。
７の導電層としてＡｌＣｕ層５が用いられているが、本
発明においては、ＡｌＣｕのかわりの材料として、Ａ
ｌ，Ｃｕ，ＡｌＣｕＳｉ，Ａｕ，Ｎｉ，Ｗ，Ｃｏおよび
Ｐｔなどを主成分とするものを用いてもよい。ＡｌＣｕ
のかわりに上述のような材料を用いる場合には、図２
（ｂ）に示す工程で、その材料の融点よりも低い温度で
熱処理を行なう必要がある。
【００６４】さらに、本実施形態においては、図２
（ｃ）に示す工程でＡｌＣｕ層５の上にＴｉＮ層６を形
成しているが、本発明においては、ＴｉＮのかわりの材
料として、Ｔｉ，Ｗ，ＷＳｉ，Ｍｏなどを主成分とする
材料を用いてもよい。このような材料を用いた場合にお
いても、下部電極１７の上面を平坦化することができれ
ば、ＴｉＮを用いた場合と同様の効果を得ることができ
る。
（ｃ）に示す工程でＡｌＣｕ層５の上にＴｉＮ層６を形
成しているが、本発明においては、ＴｉＮのかわりの材
料として、Ｔｉ，Ｗ，ＷＳｉ，Ｍｏなどを主成分とする
材料を用いてもよい。このような材料を用いた場合にお
いても、下部電極１７の上面を平坦化することができれ
ば、ＴｉＮを用いた場合と同様の効果を得ることができ
る。
【００６５】
【発明の効果】本発明の半導体装置の製造方法において
は、キャパシタ部に加わる局所的なストレスを低減する
ことができるので、電界集中の発生のおそれが少なく，
信頼性の高い半導体装置を製造することができる。
は、キャパシタ部に加わる局所的なストレスを低減する
ことができるので、電界集中の発生のおそれが少なく，
信頼性の高い半導体装置を製造することができる。
【図１】（ａ）〜（ｈ）は、 第１の実施形態における
ＭＩＮ型キャパシタの製造方法を示した断面図である。
ＭＩＮ型キャパシタの製造方法を示した断面図である。
【図２】（ａ）〜（ｈ）は、第２の実施形態におけるＭ
ＩＮ型キャパシタの製造工程を示した断面図である。
ＩＮ型キャパシタの製造工程を示した断面図である。
【図３】従来のＭＩＭ型キャパシタの構造を示した断面
図である。
図である。
【図４】（ａ）〜（ｈ）は、従来のＭＩＭ型キャパシタ
の製造工程を示した断面図である。
の製造工程を示した断面図である。
【図５】（ａ），（ｂ）は、図４（ｄ）に示す工程のう
ち、上部電極を形成する工程と、第１腐食防止熱処理を
行なう工程とについて示した断面図である。
ち、上部電極を形成する工程と、第１腐食防止熱処理を
行なう工程とについて示した断面図である。
１ 半導体基板
２ 層間絶縁膜
３ Ｔｉ層
４ ＴｉＮ層
５ ＡｌＣｕ層
６ ＴｉＮ層
７ 容量絶縁膜
７ａ 絶縁膜
８ ＴｉＮ層
９ ＡｌＣｕ層
１０ ＴｉＮ層
１１ Ｗプラグ
１２ Ｔｉ層
１３ ＴｉＮ層
１４ ＡｌＣｕ層
１５ ＴｉＮ層
１６ 層間絶縁膜
１７ 下部電極
１７ａ 積層層
１８ 上部電極
１８ａ 積層層
１９ 引き出し電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大西 照人
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 久保 実
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 堀川 良彦
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 清水 啓一郎
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 黒川 浩正
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F033 HH07 HH08 HH09 HH11 HH13
HH15 HH18 HH19 HH20 HH28
HH33 JJ19 KK09 KK18 KK33
MM05 MM08 MM13 PP15 QQ08
QQ09 QQ10 QQ11 QQ37 QQ48
QQ71 QQ73 QQ74 RR03 RR04
RR06 RR08 SS15 VV10 XX01
XX18 XX19
5F038 AC05 AC15 EZ17 EZ20
Claims (8)
- 【請求項１】 下部電極と、上部電極と、上記下部電極
と上記上部電極の間に介在する容量絶縁膜とを有する半
導体装置の製造方法であって、 半導体基板上に、上記下部電極の少なくとも一部を形成
するための導体膜を形成する工程（ａ）と、 上記導体膜に、上記導体膜の形成温度より高く，上記導
体膜の融点より低い温度で第１熱処理を行なう工程
（ｂ）と、 上記工程（ｂ）の後、上記容量絶縁膜用の絶縁膜を形成
する工程（ｃ）とを備えた半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記工程（ｂ）の後，上記工程（ｃ）の前に、上記導体
膜の上に被覆膜を形成する工程（ｄ）をさらに備えるこ
とを特徴とする半導体の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 上記被覆膜は、Ｗ，ＷＳｉ，Ｍｏ，ＴｉおよびＴｉＮを
主成分とする膜のうちいずれか１つの膜からなることを
特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置の製造方法であって、 上記工程（ｂ）においては、上記工程（ｃ）で上記絶縁
膜を形成するときの温度よりも高い温度で上記第１熱処
理を行うことを特徴とする半導体の製造方法。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置の製造方法であって、 上記工程（ｃ）の後に、上記絶縁膜の少なくとも一部の
上に上部電極を形成する工程（ｅ）と、 上記工程（ｅ）の後に、基板に第２熱処理を行う工程
（ｆ）とをさらに備え、 上記工程（ｂ）では、上記工程（ｆ）における上記第２
熱処理の温度よりも高い温度で上記第１熱処理を行うこ
とを特徴とした半導体装置の製造方法。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の半導体装置の製造方法において、 上記導体膜はＡｌを主成分とする層を含んでおり、 上記工程（ｂ）では、上記第１熱処理を６５０℃以下の
温度で行なうことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１〜５のうちいずれか１つに記載
の半導体装置の製造方法において、 上記導体膜は、Ｔｉ，ＴｉＮ，Ａｌ，Ｃｕ，ＡｌＣｕ，
ＡｌＳｉＣｕ，Ｎｉ，Ａｕ，Ｗ，ＣｏおよびＰｔのうち
いずれか１つを主成分する層を有していることを特徴と
する半導体装置の製造方法。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体装置の製造方法であって、 上記容量絶縁膜は、ＳｉＯ2，ＳｉＮ，ＳｉＯＮ，Ｚｒ
Ｏ2，ＨｆＯ2 およびＴａ2Ｏ5を主成分とする膜のうち
少なくともいずれか１つの膜からなることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372847A JP2003174096A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372847A JP2003174096A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174096A true JP2003174096A (ja) | 2003-06-20 |
Family
ID=19181664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001372847A Pending JP2003174096A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174096A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1861875A2 (en) * | 2005-03-10 | 2007-12-05 | Texas Instruments Incorporated | Integrated circuit capacitor having antireflective dielectric |
| CN100432293C (zh) * | 2004-05-20 | 2008-11-12 | 台湾积体电路制造股份有限公司 | 低温沉积金属的方法 |
| CN102544118A (zh) * | 2010-12-20 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | Mim电容器及其制备方法 |
| US8283227B2 (en) | 2010-11-08 | 2012-10-09 | Elpida Memory, Inc. | Method for manufacturing semiconductor memory device |
| US9142608B2 (en) | 2013-03-15 | 2015-09-22 | Asahi Kasei Microdevices Corporation | Manufacturing method of semiconductor device and semiconductor device |
| CN112185939A (zh) * | 2019-07-03 | 2021-01-05 | 长鑫存储技术有限公司 | 电容组件及其制作方法、存储器 |
-
2001
- 2001-12-06 JP JP2001372847A patent/JP2003174096A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1861875A4 (en) * | 2005-03-10 | 2011-09-14 | Texas Instruments Inc | INTEGRATED CIRCUIT CAPACITOR WITH ANTIREFLECTIVE DIELECTRIC |
| US8283227B2 (en) | 2010-11-08 | 2012-10-09 | Elpida Memory, Inc. | Method for manufacturing semiconductor memory device |
| CN102544118A (zh) * | 2010-12-20 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | Mim电容器及其制备方法 |
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| CN112185939A (zh) * | 2019-07-03 | 2021-01-05 | 长鑫存储技术有限公司 | 电容组件及其制作方法、存储器 |
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