JP2003174096A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003174096A JP2003174096A JP2001372847A JP2001372847A JP2003174096A JP 2003174096 A JP2003174096 A JP 2003174096A JP 2001372847 A JP2001372847 A JP 2001372847A JP 2001372847 A JP2001372847 A JP 2001372847A JP 2003174096 A JP2003174096 A JP 2003174096A
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Abstract
(57)【要約】 (修正有)
【課題】 局所的なストレスがかかりにくく,信頼性の
高いキャパシタを有する半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板1上に第1層間絶縁膜2を堆
積し、その上に、スパッタ法により、Ti層3,TiN
層4,AlCu層5およびTiN層6からなる下部電極
用の第1積層17aを形成する。続けて、基板上に、第
1積層17aの形成温度よりも高く,Alの融点よりも
低い温度で熱処理を行なうことにより、AlCu層5に
おけるAl結晶粒の再配向を促す。その後、第1積層1
7aの上に絶縁膜7aと第2積層18aとを形成してパ
ターニングすることにより、下部電極17,容量絶縁膜
7および上部電極18からなるキャパシタ部を形成す
る。
高いキャパシタを有する半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板1上に第1層間絶縁膜2を堆
積し、その上に、スパッタ法により、Ti層3,TiN
層4,AlCu層5およびTiN層6からなる下部電極
用の第1積層17aを形成する。続けて、基板上に、第
1積層17aの形成温度よりも高く,Alの融点よりも
低い温度で熱処理を行なうことにより、AlCu層5に
おけるAl結晶粒の再配向を促す。その後、第1積層1
7aの上に絶縁膜7aと第2積層18aとを形成してパ
ターニングすることにより、下部電極17,容量絶縁膜
7および上部電極18からなるキャパシタ部を形成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に、MIM(MetalInsulat
or Metal)構造を有する半導体装置の製造方法に関する
ものである。
方法に関するものであり、特に、MIM(MetalInsulat
or Metal)構造を有する半導体装置の製造方法に関する
ものである。
【0002】
【従来の技術】従来におけるMIM型キャパシタを有す
る半導体装置とその製造方法について、図3,図4
(a)〜(h)を参照しながら以下に説明する。図3
は、従来のMIM型キャパシタの構造を示した断面図で
あり、図4(a)〜(h)は、従来のMIM型キャパシ
タの製造工程を示した断面図である。
る半導体装置とその製造方法について、図3,図4
(a)〜(h)を参照しながら以下に説明する。図3
は、従来のMIM型キャパシタの構造を示した断面図で
あり、図4(a)〜(h)は、従来のMIM型キャパシ
タの製造工程を示した断面図である。
【0003】従来のMIM型キャパシタは、図3に示す
ように、半導体基板101と、その上の第1層間絶縁膜
102と、下部電極117,容量絶縁膜107および上
部電極118からなるキャパシタ部と、キャパシタ部を
覆う第2層間絶縁膜116と、層間絶縁膜116を貫通
し,上部電極118および下部電極117に到達するW
プラグ111と、Wプラグ111に接続される引き出し
電極119とからなる。
ように、半導体基板101と、その上の第1層間絶縁膜
102と、下部電極117,容量絶縁膜107および上
部電極118からなるキャパシタ部と、キャパシタ部を
覆う第2層間絶縁膜116と、層間絶縁膜116を貫通
し,上部電極118および下部電極117に到達するW
プラグ111と、Wプラグ111に接続される引き出し
電極119とからなる。
【0004】この構造において、下部電極117は、T
i層103,TiN層104,AlCu層105および
TiN層106からなり、上部電極118は、TiN層
108,AlCu層109およびTiN層110からな
る。なお、導電体層であるAlCu層105,109の
かわりとして、AlCuSi層を用いてもよい。また、
下部電極117および引き出し電極119を配線層とし
て用いることにより、多層配線間に形成することが可能
である。
i層103,TiN層104,AlCu層105および
TiN層106からなり、上部電極118は、TiN層
108,AlCu層109およびTiN層110からな
る。なお、導電体層であるAlCu層105,109の
かわりとして、AlCuSi層を用いてもよい。また、
下部電極117および引き出し電極119を配線層とし
て用いることにより、多層配線間に形成することが可能
である。
【0005】以下に、下部電極117における積層構造
について詳しく述べる。
について詳しく述べる。
【0006】下部電極117において、導電体層として
の機能を果たすのはAlCu層105である。AlCu
層105は、配線の信頼性向上のために、Alに微量の
Cuが添加されることにより形成されている。導電体層
の材料としてAlを用いるのは、Alは安定性に優れ,
安価である点、Alの比抵抗は2.6〜2.7μΩと低
い点、Alを含有する層とSiO2 などの絶縁層との密
着性がよい点などの理由による。
の機能を果たすのはAlCu層105である。AlCu
層105は、配線の信頼性向上のために、Alに微量の
Cuが添加されることにより形成されている。導電体層
の材料としてAlを用いるのは、Alは安定性に優れ,
安価である点、Alの比抵抗は2.6〜2.7μΩと低
い点、Alを含有する層とSiO2 などの絶縁層との密
着性がよい点などの理由による。
【0007】しかしながら、単層のAlCu層105を
下部電極117とすると、電流を流したときにエレクト
ロマイグレーション現象が起こってAl結晶粒界にそっ
てAl原子が移動してしまうおそれが大きい。エレクト
ロマイグレーション現象によってAl原子が移動する
と、結晶粒界においてボイド(空洞)が発生し、最悪の
場合にはAl配線の断線が引き起こされてしまう。
下部電極117とすると、電流を流したときにエレクト
ロマイグレーション現象が起こってAl結晶粒界にそっ
てAl原子が移動してしまうおそれが大きい。エレクト
ロマイグレーション現象によってAl原子が移動する
と、結晶粒界においてボイド(空洞)が発生し、最悪の
場合にはAl配線の断線が引き起こされてしまう。
【0008】上述のエレクトロマイグレーション現象の
発生を抑制するために、AlCu層5の下にTiN層1
04とTi層103とが設けられている。具体的には、
TiN層104を構成しているTiNとAlCu層10
5を主に構成しているAlとの原子配列の面間隔が近い
ため、AlCu層5の下にTiN層104を設けること
によってAlの(111)面が成長しやすくなる。さら
に、TiN層104は、バリアメタルとしての機能を果
たす。そして、TiN層104の下にTi層103を形
成することにより、TiN層104の(111)面が成
長しやすいようにする。これらのことにより、AlCu
層105における(111)面の配向性を高くすること
ができる。AlCu層105の配向性が高くなるとエレ
クトロマイグレーションの発生が抑制されるのである
が、その理由を以下に説明する。
発生を抑制するために、AlCu層5の下にTiN層1
04とTi層103とが設けられている。具体的には、
TiN層104を構成しているTiNとAlCu層10
5を主に構成しているAlとの原子配列の面間隔が近い
ため、AlCu層5の下にTiN層104を設けること
によってAlの(111)面が成長しやすくなる。さら
に、TiN層104は、バリアメタルとしての機能を果
たす。そして、TiN層104の下にTi層103を形
成することにより、TiN層104の(111)面が成
長しやすいようにする。これらのことにより、AlCu
層105における(111)面の配向性を高くすること
ができる。AlCu層105の配向性が高くなるとエレ
クトロマイグレーションの発生が抑制されるのである
が、その理由を以下に説明する。
【0009】Al配線の平均寿命MTF(mean time of
failure)は、以下の式で表される。
failure)は、以下の式で表される。
【0010】
MTF∝(s/σ2)・log{I〔111〕/I〔200〕}3 (1)
(結晶粒径の平均値:s,粒径分布の標準偏差,Alの
〔111〕方向のX線回折スペクトル強度:I〔11
1〕,Alの〔200〕方向のX線回折スペクトル強
度:I〔200〕) 式(1)により、Alの〔111〕方向の配向性が高ま
るとAlの〔111〕方向のX線回折スペクトル強度が
強くなる結果、Al配線の平均寿命が向上することが分
かる。
〔111〕方向のX線回折スペクトル強度:I〔11
1〕,Alの〔200〕方向のX線回折スペクトル強
度:I〔200〕) 式(1)により、Alの〔111〕方向の配向性が高ま
るとAlの〔111〕方向のX線回折スペクトル強度が
強くなる結果、Al配線の平均寿命が向上することが分
かる。
【0011】一方、AlCu層105の上に形成されて
いるTiN膜106は、後のリソグラフィー工程におけ
る反射防止膜としての機能を有しており、膜厚は数十n
mである。以上のような積層構造により下部電極が形成
されている。
いるTiN膜106は、後のリソグラフィー工程におけ
る反射防止膜としての機能を有しており、膜厚は数十n
mである。以上のような積層構造により下部電極が形成
されている。
【0012】次に、従来のMIM型キャパシタの製造工
程について、図4(a)〜(h)を参照しながら説明す
る。
程について、図4(a)〜(h)を参照しながら説明す
る。
【0013】まず、図4(a)に示す工程で、半導体基
板101上にプラズマCVD法などにより第1層間絶縁
膜2を形成する。
板101上にプラズマCVD法などにより第1層間絶縁
膜2を形成する。
【0014】そして、図4(b)に示す工程で、下部導
体層間絶縁膜102の上に、スパッタ法によってTi層
103,TiN層104,AlCu層105およびTi
N層106を順に形成することにより、下部電極用の第
1積層膜117aを形成する。
体層間絶縁膜102の上に、スパッタ法によってTi層
103,TiN層104,AlCu層105およびTi
N層106を順に形成することにより、下部電極用の第
1積層膜117aを形成する。
【0015】次に、図4(c)に示す工程で、第1積層
膜117aの上にプラズマCVD法等を用いて容量絶縁
膜用の絶縁膜107aを堆積する。この絶縁膜107a
の材料としては、SiO2 ,SiN,SiONなどが用
いられる。さらに、絶縁膜107aの上に、スパッタ法
によりTiN層108,AlCu層109およびTiN
層110を形成することにより、上部電極用の第2積層
膜118aを形成する。
膜117aの上にプラズマCVD法等を用いて容量絶縁
膜用の絶縁膜107aを堆積する。この絶縁膜107a
の材料としては、SiO2 ,SiN,SiONなどが用
いられる。さらに、絶縁膜107aの上に、スパッタ法
によりTiN層108,AlCu層109およびTiN
層110を形成することにより、上部電極用の第2積層
膜118aを形成する。
【0016】次に、図4(d)に示す工程で、第2積層
膜118aおよび絶縁膜107aにドライエッチングを
行うことにより、上部電極118と容量絶縁膜107と
を形成する。続いて、基板に300℃〜400℃の第1
腐食防止熱処理を行なう。この第1腐食防止熱処理は、
上部電極118と容量絶縁膜107とを形成するための
ドライエッチングにおいて用いられる塩素を除去するた
めの処理であり、この処理を行うことにより、塩素が大
気中の水分を取り込んで酸となりこの酸が配線を腐食す
ることを阻止することができる。
膜118aおよび絶縁膜107aにドライエッチングを
行うことにより、上部電極118と容量絶縁膜107と
を形成する。続いて、基板に300℃〜400℃の第1
腐食防止熱処理を行なう。この第1腐食防止熱処理は、
上部電極118と容量絶縁膜107とを形成するための
ドライエッチングにおいて用いられる塩素を除去するた
めの処理であり、この処理を行うことにより、塩素が大
気中の水分を取り込んで酸となりこの酸が配線を腐食す
ることを阻止することができる。
【0017】次に、図4(e)に示す工程で、第1積層
膜117aにドライエッチングを行なうことにより下部
電極117を形成する。続いて、第1腐食防止熱処理の
ときと同様に、ドライエッチングにおいて用いられる塩
素を除去するための第2腐食防止熱処理を行なう。
膜117aにドライエッチングを行なうことにより下部
電極117を形成する。続いて、第1腐食防止熱処理の
ときと同様に、ドライエッチングにおいて用いられる塩
素を除去するための第2腐食防止熱処理を行なう。
【0018】そして、図4(f)に示す工程で、プラズ
マCVD法等により基板上に上部電極118,容量絶縁
膜107および下部電極117を覆う絶縁膜を堆積した
後、CMPにより平坦化処理を行うことにより、第2層
間絶縁膜116を形成する。
マCVD法等により基板上に上部電極118,容量絶縁
膜107および下部電極117を覆う絶縁膜を堆積した
後、CMPにより平坦化処理を行うことにより、第2層
間絶縁膜116を形成する。
【0019】そして、図4(g)に示す工程で、第2層
間絶縁膜116に、上部電極118および下部電極11
7に到達するコンタクトホールを形成して、コンタクト
ホールにWを埋めるWプラグ111を形成する。
間絶縁膜116に、上部電極118および下部電極11
7に到達するコンタクトホールを形成して、コンタクト
ホールにWを埋めるWプラグ111を形成する。
【0020】その後、図4(h)に示す工程で、第2層
間絶縁膜116の上に、Wプラグ111に接する引き出
し電極119を形成する。引き出し電極はTi層11
2,TiN層113,AlCu層114およびTiN層
115からなる。以上の工程により、図3に示すような
従来のMIM型キャパシタが形成される。
間絶縁膜116の上に、Wプラグ111に接する引き出
し電極119を形成する。引き出し電極はTi層11
2,TiN層113,AlCu層114およびTiN層
115からなる。以上の工程により、図3に示すような
従来のMIM型キャパシタが形成される。
【0021】
【発明が解決しようとする課題】しかしながら、従来の
MIM型キャパシタの製造方法においては、熱処理によ
ってキャパシタ部に局部的なストレスが発生するという
不具合が生じていた。それについて、以下に、図5
(a),(b)を参照しながら説明する。図5(a),
(b)は、図4(d)に示す工程のうち、上部電極11
8を形成する工程と、第1腐食防止熱処理を行なう工程
とについて示した断面図である。
MIM型キャパシタの製造方法においては、熱処理によ
ってキャパシタ部に局部的なストレスが発生するという
不具合が生じていた。それについて、以下に、図5
(a),(b)を参照しながら説明する。図5(a),
(b)は、図4(d)に示す工程のうち、上部電極11
8を形成する工程と、第1腐食防止熱処理を行なう工程
とについて示した断面図である。
【0022】従来のMIM型キャパシタにおいては、図
5(a)に示す工程で上部電極118が形成された後、
図5(b)に示す工程で基板の腐食防止のための第1腐
食防止熱処理が行われていた。図5(b)に示すよう
に、基板に第1腐食防止熱処理を行うことにより、下部
電極117および上部電極118に含まれるAlCu層
105,109中のAl結晶粒の(111)方向への再
配向が促進される。特に、下部電極に含まれるAlCu
層105のAlの結晶粒が移動することによってAlC
u層105より上に位置する層には局所的なストレスが
加えられ、層の変形が起こってしまう。これにより、電
極表面の凹凸に起因する電界集中の発生や容量絶縁膜7
の信頼性が低下するおそれが生じていた。
5(a)に示す工程で上部電極118が形成された後、
図5(b)に示す工程で基板の腐食防止のための第1腐
食防止熱処理が行われていた。図5(b)に示すよう
に、基板に第1腐食防止熱処理を行うことにより、下部
電極117および上部電極118に含まれるAlCu層
105,109中のAl結晶粒の(111)方向への再
配向が促進される。特に、下部電極に含まれるAlCu
層105のAlの結晶粒が移動することによってAlC
u層105より上に位置する層には局所的なストレスが
加えられ、層の変形が起こってしまう。これにより、電
極表面の凹凸に起因する電界集中の発生や容量絶縁膜7
の信頼性が低下するおそれが生じていた。
【0023】また、従来の製造方法においては、上述の
第1腐食防止熱処理に加えて、図4(e)に示す工程で
第2腐食防止熱処理が行われる。第2腐食防止熱処理に
よっても、第1腐食防止熱処理と同様の現象が起こり、
キャパシタ部にかかるストレスはさらに大きくなる。
第1腐食防止熱処理に加えて、図4(e)に示す工程で
第2腐食防止熱処理が行われる。第2腐食防止熱処理に
よっても、第1腐食防止熱処理と同様の現象が起こり、
キャパシタ部にかかるストレスはさらに大きくなる。
【0024】本発明の目的は、上述の熱処理によってキ
ャパシタ部にかかる局所的なストレスを抑制する手段を
講ずることにより、信頼性の高いMIM型キャパシタを
有する半導体装置の製造方法を提供することにある。
ャパシタ部にかかる局所的なストレスを抑制する手段を
講ずることにより、信頼性の高いMIM型キャパシタを
有する半導体装置の製造方法を提供することにある。
【0025】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下部電極と、上部電極と、上記下部電極と上
記上部電極の間に介在する容量絶縁膜とを有する半導体
装置の製造方法であって、半導体基板上に、上記下部電
極の少なくとも一部を形成するための導体膜を形成する
工程(a)と、上記導体膜に、上記導体膜の形成温度よ
り高く,上記導体膜の融点より低い温度で第1熱処理を
行なう工程(b)と、上記工程(b)の後、上記容量絶
縁膜用の絶縁膜を形成する工程(c)とを備えている。
造方法は、下部電極と、上部電極と、上記下部電極と上
記上部電極の間に介在する容量絶縁膜とを有する半導体
装置の製造方法であって、半導体基板上に、上記下部電
極の少なくとも一部を形成するための導体膜を形成する
工程(a)と、上記導体膜に、上記導体膜の形成温度よ
り高く,上記導体膜の融点より低い温度で第1熱処理を
行なう工程(b)と、上記工程(b)の後、上記容量絶
縁膜用の絶縁膜を形成する工程(c)とを備えている。
【0026】これにより、工程(b)で、導体膜を構成
する結晶粒の再配向をある程度進行させておくことが出
来るので、工程(c)やその後に基板に熱処理を施す際
に、導体膜内において再配向する結晶粒の数を少なくす
ることができる。つまり、容量絶縁膜用の絶縁膜を堆積
した後に絶縁膜の下の導体層が大きく変形しないことか
ら、容量絶縁膜に加わる局所的なストレスを低減するこ
とが出来る。
する結晶粒の再配向をある程度進行させておくことが出
来るので、工程(c)やその後に基板に熱処理を施す際
に、導体膜内において再配向する結晶粒の数を少なくす
ることができる。つまり、容量絶縁膜用の絶縁膜を堆積
した後に絶縁膜の下の導体層が大きく変形しないことか
ら、容量絶縁膜に加わる局所的なストレスを低減するこ
とが出来る。
【0027】上記工程(b)の後,上記工程(c)の前
に、上記導体膜の上に被覆膜を形成する工程(d)をさ
らに備えることにより、上記工程(c)では、絶縁膜を
比較的平坦な被覆膜の上に形成することができる。これ
により、各電極表面の凹凸により生じる電界集中などの
おそれを回避することができる。
に、上記導体膜の上に被覆膜を形成する工程(d)をさ
らに備えることにより、上記工程(c)では、絶縁膜を
比較的平坦な被覆膜の上に形成することができる。これ
により、各電極表面の凹凸により生じる電界集中などの
おそれを回避することができる。
【0028】上記被覆膜は、W,WSi,Mo,Tiお
よびTiNを主成分とする膜のうちいずれか1つの膜か
らなることが好ましい。
よびTiNを主成分とする膜のうちいずれか1つの膜か
らなることが好ましい。
【0029】上記工程(b)においては、上記工程
(c)で上記絶縁膜を形成するときの温度よりも高い温
度で上記第1熱処理を行うことにより、工程(b)にお
いて、導体層を構成する結晶の再配向をさらに進めてお
くことができるので、工程(c)以降の熱処理における
再配向の発生を抑制することができる。
(c)で上記絶縁膜を形成するときの温度よりも高い温
度で上記第1熱処理を行うことにより、工程(b)にお
いて、導体層を構成する結晶の再配向をさらに進めてお
くことができるので、工程(c)以降の熱処理における
再配向の発生を抑制することができる。
【0030】上記工程(c)の後に、上記絶縁膜の少な
くとも一部の上に上部電極を形成する工程(e)と、上
記工程(e)の後に、上記上部電極に第2熱処理を行う
工程(f)とをさらに備え、上記工程(b)では、上記
工程(f)における上記第2熱処理の温度よりも高い温
度で上記第1熱処理を行うことにより、第2熱処理が高
い温度で行われる場合においても、第2熱処理によって
起こる導体層の結晶の再配向を抑制することができる。
くとも一部の上に上部電極を形成する工程(e)と、上
記工程(e)の後に、上記上部電極に第2熱処理を行う
工程(f)とをさらに備え、上記工程(b)では、上記
工程(f)における上記第2熱処理の温度よりも高い温
度で上記第1熱処理を行うことにより、第2熱処理が高
い温度で行われる場合においても、第2熱処理によって
起こる導体層の結晶の再配向を抑制することができる。
【0031】上記導体膜はAlを主成分とする層を含ん
でおり、上記工程(b)では、上記第1熱処理を650
℃以下の温度で行なうことにより、高い効果を得ること
が出来る。
でおり、上記工程(b)では、上記第1熱処理を650
℃以下の温度で行なうことにより、高い効果を得ること
が出来る。
【0032】上記導体膜は、Ti,TiN,Al,C
u,AlCu,AlSiCu,Ni,Au,W,Coお
よびPtのうちいずれか1つを主成分する層を有してい
ることが好ましい。
u,AlCu,AlSiCu,Ni,Au,W,Coお
よびPtのうちいずれか1つを主成分する層を有してい
ることが好ましい。
【0033】上記容量絶縁膜は、SiO2,SiN,S
iON,ZrO2,HfO2 およびTa2O5を主成分す
る膜のうち少なくともいずれか1つの膜からなることが
好ましい。
iON,ZrO2,HfO2 およびTa2O5を主成分す
る膜のうち少なくともいずれか1つの膜からなることが
好ましい。
【0034】
【発明の実施の形態】(第1の実施形態)以下に、本実
施形態の半導体装置の製造方法について、図1(a)〜
(h)を参照しながら説明する。図1(a)〜(h)
は、第1の実施形態におけるMIN型キャパシタの製造
方法を示した断面図である。
施形態の半導体装置の製造方法について、図1(a)〜
(h)を参照しながら説明する。図1(a)〜(h)
は、第1の実施形態におけるMIN型キャパシタの製造
方法を示した断面図である。
【0035】まず、図1(a)に示す工程で、半導体基
板1上にプラズマCVD法などにより第1層間絶縁膜2
を形成する。そして、第1層間絶縁膜2の上に、150
℃付近の温度下で、スパッタ法によって厚さ5〜8nm
のTi層3,厚さ80〜100nmのTiN層4,厚さ
450nmのAlCu層5および厚さ30nmのTiN
層6を順に形成することにより、下部電極用の第1積層
膜17aを形成する。なお、AlCu層5の替わりとし
て、AlCuSi層を用いてもよい。
板1上にプラズマCVD法などにより第1層間絶縁膜2
を形成する。そして、第1層間絶縁膜2の上に、150
℃付近の温度下で、スパッタ法によって厚さ5〜8nm
のTi層3,厚さ80〜100nmのTiN層4,厚さ
450nmのAlCu層5および厚さ30nmのTiN
層6を順に形成することにより、下部電極用の第1積層
膜17aを形成する。なお、AlCu層5の替わりとし
て、AlCuSi層を用いてもよい。
【0036】次に、図1(b)に示す工程で、第1積層
膜17aを150℃〜650℃に加熱してAl用熱処理
を行なう。ここで熱処理を行なうことが本実施形態の特
徴であり、このAl用熱処理の温度については、後に詳
しく述べる。
膜17aを150℃〜650℃に加熱してAl用熱処理
を行なう。ここで熱処理を行なうことが本実施形態の特
徴であり、このAl用熱処理の温度については、後に詳
しく述べる。
【0037】次に、図1(c)に示す工程で、第1積層
膜17aの上にプラズマCVD法等を用いて、300℃
〜400℃の温度下で、厚さ100nm程度の,SiN
からなる絶縁膜7aを堆積する。この絶縁膜7aの材料
としては、SiNの他に、SiO2 ,SiON,ZrO
2,HfO2およびTa2O5などが用いられる。さらに、
絶縁膜7aの上に、スパッタ法により、厚さ30〜45
nmのTiN層8,厚さ135〜165nmのAlCu
層9および厚さ30nmのTiN層10を形成すること
により、上部電極用の第2積層膜18aを形成する。
膜17aの上にプラズマCVD法等を用いて、300℃
〜400℃の温度下で、厚さ100nm程度の,SiN
からなる絶縁膜7aを堆積する。この絶縁膜7aの材料
としては、SiNの他に、SiO2 ,SiON,ZrO
2,HfO2およびTa2O5などが用いられる。さらに、
絶縁膜7aの上に、スパッタ法により、厚さ30〜45
nmのTiN層8,厚さ135〜165nmのAlCu
層9および厚さ30nmのTiN層10を形成すること
により、上部電極用の第2積層膜18aを形成する。
【0038】次に、図1(d)に示す工程で、第2積層
膜18aおよび絶縁膜7aにドライエッチングを行うこ
とにより、上部電極18と容量絶縁膜7とを形成する。
続いて、基板に400℃の温度で第1腐食防止用熱処理
を行なう。この第1腐食防止熱処理は、上部電極18と
容量絶縁膜7とを形成するためのドライエッチングにお
いて用いられる塩素を除去するための処理であり、この
処理を行うことにより、塩素が大気中の水分を取り込ん
で酸となりこの酸が配線を腐食することを阻止すること
ができる。
膜18aおよび絶縁膜7aにドライエッチングを行うこ
とにより、上部電極18と容量絶縁膜7とを形成する。
続いて、基板に400℃の温度で第1腐食防止用熱処理
を行なう。この第1腐食防止熱処理は、上部電極18と
容量絶縁膜7とを形成するためのドライエッチングにお
いて用いられる塩素を除去するための処理であり、この
処理を行うことにより、塩素が大気中の水分を取り込ん
で酸となりこの酸が配線を腐食することを阻止すること
ができる。
【0039】次に、図1(e)に示す工程で、第1積層
膜17aにドライエッチングを行なうことにより下部電
極17を形成する。続いて、第1腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第2腐食防止熱処理を行なう。
膜17aにドライエッチングを行なうことにより下部電
極17を形成する。続いて、第1腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第2腐食防止熱処理を行なう。
【0040】そして、図1(f)に示す工程で、プラズ
マCVD法等により基板上に上部電極18,容量絶縁膜
7および下部電極17を覆う絶縁膜を堆積してCMPに
より平坦化処理を行うことにより、第2層間絶縁膜16
を形成する。
マCVD法等により基板上に上部電極18,容量絶縁膜
7および下部電極17を覆う絶縁膜を堆積してCMPに
より平坦化処理を行うことにより、第2層間絶縁膜16
を形成する。
【0041】そして、図1(g)に示す工程で、第2層
間絶縁膜16に、上部電極18および下部電極17に到
達するコンタクトホールを形成して、コンタクトホール
にWを埋めるWプラグ11を形成する。
間絶縁膜16に、上部電極18および下部電極17に到
達するコンタクトホールを形成して、コンタクトホール
にWを埋めるWプラグ11を形成する。
【0042】その後、図1(h)に示す工程で、第2層
間絶縁膜16の上に、Wプラグ11に接する引き出し電
極19を形成する。引き出し電極はTi層12,TiN
層13,AlCu層14およびTiN層15からなる。
以上の工程により、本実施形態におけるMIM型キャパ
シタが形成される。
間絶縁膜16の上に、Wプラグ11に接する引き出し電
極19を形成する。引き出し電極はTi層12,TiN
層13,AlCu層14およびTiN層15からなる。
以上の工程により、本実施形態におけるMIM型キャパ
シタが形成される。
【0043】ここで、本実施形態の特徴である、図1
(b)に示す工程でのAl用熱処理について説明する。
図1(b)に示す工程では、第1積層膜17aを形成し
た後に150℃〜650℃の温度でAl用熱処理を行な
う。このAl用熱処理温度の下限値は、図1(a)に示
す工程で第1積層膜を形成するスパッタの際の温度であ
り、Al用熱処理温度の上限値はAlの融点温度であ
る。
(b)に示す工程でのAl用熱処理について説明する。
図1(b)に示す工程では、第1積層膜17aを形成し
た後に150℃〜650℃の温度でAl用熱処理を行な
う。このAl用熱処理温度の下限値は、図1(a)に示
す工程で第1積層膜を形成するスパッタの際の温度であ
り、Al用熱処理温度の上限値はAlの融点温度であ
る。
【0044】本実施形態においては、図1(b)に示す
工程でAl用熱処理を行なうことによって第1積層膜1
7aにおけるAlCu層5に含まれるAlの再配向をあ
る程度進行させておく。その上で、図1(c)に示す工
程で第1積層膜17aの上に絶縁膜7aを形成する。す
ると、絶縁膜7aを形成する工程において、CVDを3
00℃〜400℃の温度下で行なう際に、AlCu層5
において再配向する結晶粒の数を減少させることができ
る。さらに、図1(d),(e)に示す工程で腐食防止
熱処理を行なう際に、AlCu層5においてAl結晶粒
の数を減少させることができる。その結果、従来では腐
食防止熱処理工程でキャパシタ部に加わっていた局所的
なストレスを抑制することが可能となる。とくに、容量
絶縁膜7に加わる局所的なストレスを低減することがで
きるので、信頼性の高いMIM型キャパシタを得ること
が可能となる。
工程でAl用熱処理を行なうことによって第1積層膜1
7aにおけるAlCu層5に含まれるAlの再配向をあ
る程度進行させておく。その上で、図1(c)に示す工
程で第1積層膜17aの上に絶縁膜7aを形成する。す
ると、絶縁膜7aを形成する工程において、CVDを3
00℃〜400℃の温度下で行なう際に、AlCu層5
において再配向する結晶粒の数を減少させることができ
る。さらに、図1(d),(e)に示す工程で腐食防止
熱処理を行なう際に、AlCu層5においてAl結晶粒
の数を減少させることができる。その結果、従来では腐
食防止熱処理工程でキャパシタ部に加わっていた局所的
なストレスを抑制することが可能となる。とくに、容量
絶縁膜7に加わる局所的なストレスを低減することがで
きるので、信頼性の高いMIM型キャパシタを得ること
が可能となる。
【0045】ここで、図1(b)におけるAl用熱処理
温度を、図1(c)における容量絶縁膜7を形成するた
めのCVDの温度(300℃〜400℃)より高い温度
に設定するか、あるいは、図1(d),(e)における
腐食防止熱処理の温度400℃より高い温度に設定する
とさらに高い効果が得られる。それは、図1(b)のA
l用熱処理によってAlの再配向をより進行させること
ができるので、後工程のCVDと腐食防止熱処理の際に
再配向するAlがより少なくなるためである。
温度を、図1(c)における容量絶縁膜7を形成するた
めのCVDの温度(300℃〜400℃)より高い温度
に設定するか、あるいは、図1(d),(e)における
腐食防止熱処理の温度400℃より高い温度に設定する
とさらに高い効果が得られる。それは、図1(b)のA
l用熱処理によってAlの再配向をより進行させること
ができるので、後工程のCVDと腐食防止熱処理の際に
再配向するAlがより少なくなるためである。
【0046】また、本実施形態では、容量絶縁膜用の絶
縁膜7aの堆積後に行なう熱処理としてCVDの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
その熱処理温度よりも高い温度でAl用熱処理を行なう
と、高い効果を得ることが出来る。
縁膜7aの堆積後に行なう熱処理としてCVDの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
その熱処理温度よりも高い温度でAl用熱処理を行なう
と、高い効果を得ることが出来る。
【0047】本実施形態においては、下部電極17は、
Ti層3,TiN層4,AlCu層5およびTiN層6
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともAlCu層5が含まれておれ
ばよい。その場合には、下部電極17を構成する層の1
つとして、TiおよびTiNの他に、W,WSi,Mo
などを主成分とする層が含まれていてもよい。
Ti層3,TiN層4,AlCu層5およびTiN層6
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともAlCu層5が含まれておれ
ばよい。その場合には、下部電極17を構成する層の1
つとして、TiおよびTiNの他に、W,WSi,Mo
などを主成分とする層が含まれていてもよい。
【0048】さらに、本実施形態においては下部電極1
7の導電層としてAlCu層5が用いられているが、本
発明においては、AlCuのかわりの材料としてAl,
Cu,AlCuSi,Au,Ni,W,CoおよびPt
などを主成分とするものを用いてもよい。AlCuのか
わりに上記のような材料を用いる場合には、図1(b)
に示す工程で、その材料の融点よりも低い温度で熱処理
を行なう必要がある。
7の導電層としてAlCu層5が用いられているが、本
発明においては、AlCuのかわりの材料としてAl,
Cu,AlCuSi,Au,Ni,W,CoおよびPt
などを主成分とするものを用いてもよい。AlCuのか
わりに上記のような材料を用いる場合には、図1(b)
に示す工程で、その材料の融点よりも低い温度で熱処理
を行なう必要がある。
【0049】(第2の実施形態)以下に、本実施形態の
半導体装置の製造方法において、図2(a)〜(h)を
参照しながら説明する。図2(a)〜(h)は、第2の
実施形態におけるMIM型キャパシタの製造工程を示し
た断面図である。
半導体装置の製造方法において、図2(a)〜(h)を
参照しながら説明する。図2(a)〜(h)は、第2の
実施形態におけるMIM型キャパシタの製造工程を示し
た断面図である。
【0050】まず、図2(a)に示す工程で、半導体基
板1上にプラズマCVD法などにより第1層間絶縁膜2
を形成する。そして、第1層間絶縁膜2の上に、150
℃付近の温度下で、スパッタ法によって厚さ5〜8nm
のTi層3,厚さ80〜100nmのTiN層4,厚さ
450nmのAlCu層5を順に形成する。なお、Al
Cu層5の替わりとして、AlCuSi層を用いてもよ
い。
板1上にプラズマCVD法などにより第1層間絶縁膜2
を形成する。そして、第1層間絶縁膜2の上に、150
℃付近の温度下で、スパッタ法によって厚さ5〜8nm
のTi層3,厚さ80〜100nmのTiN層4,厚さ
450nmのAlCu層5を順に形成する。なお、Al
Cu層5の替わりとして、AlCuSi層を用いてもよ
い。
【0051】次に、図2(b)に示す工程で、AlCu
層5用のAl用熱処理を150℃〜650℃で行なう。
AlCu層5を形成した後にAl用熱処理を行なうこと
が本実施形態の特徴である。
層5用のAl用熱処理を150℃〜650℃で行なう。
AlCu層5を形成した後にAl用熱処理を行なうこと
が本実施形態の特徴である。
【0052】次に、図2(c)に示す工程で、スパッタ
法によりAlCu層5の上にTiN層6を形成する。こ
れにより、Ti層3,TiN層4,AlCu層5および
TiN層6からなる第1積層膜17aが形成される。次
に、プラズマCVD法等を用いて、300℃〜400℃
の温度下で、厚さ100nm程度の,SiNからなる絶
縁膜7aを堆積する。この絶縁膜7aの材料としては、
SiNの他に、SiO 2 ,SiON,ZrO2,HfO2
およびTa2O5などが用いられる。さらに、絶縁膜7a
の上に、スパッタ法により、厚さ30〜45nmのTi
N層8,厚さ135〜165nmのAlCu層9および
厚さ30nmのTiN層10を形成することにより、上
部電極用の第2積層膜18aを形成する。
法によりAlCu層5の上にTiN層6を形成する。こ
れにより、Ti層3,TiN層4,AlCu層5および
TiN層6からなる第1積層膜17aが形成される。次
に、プラズマCVD法等を用いて、300℃〜400℃
の温度下で、厚さ100nm程度の,SiNからなる絶
縁膜7aを堆積する。この絶縁膜7aの材料としては、
SiNの他に、SiO 2 ,SiON,ZrO2,HfO2
およびTa2O5などが用いられる。さらに、絶縁膜7a
の上に、スパッタ法により、厚さ30〜45nmのTi
N層8,厚さ135〜165nmのAlCu層9および
厚さ30nmのTiN層10を形成することにより、上
部電極用の第2積層膜18aを形成する。
【0053】次に、図2(d)に示す工程で、第2積層
膜18aおよび絶縁膜7aにドライエッチングを行なう
ことにより、上部電極18と容量絶縁膜7とを形成す
る。続いて、基板に400℃の温度で第1腐食防止熱処
理を行なう。この第1腐食防止熱処理は、上部電極18
と容量絶縁膜7とを形成するためのドライエッチングに
おいて用いられる塩素を除去するための処理であり、こ
の処理を行うことにより、塩素が大気中の水分を取り込
んで酸となりこの酸が配線を腐食することを阻止するこ
とができる。
膜18aおよび絶縁膜7aにドライエッチングを行なう
ことにより、上部電極18と容量絶縁膜7とを形成す
る。続いて、基板に400℃の温度で第1腐食防止熱処
理を行なう。この第1腐食防止熱処理は、上部電極18
と容量絶縁膜7とを形成するためのドライエッチングに
おいて用いられる塩素を除去するための処理であり、こ
の処理を行うことにより、塩素が大気中の水分を取り込
んで酸となりこの酸が配線を腐食することを阻止するこ
とができる。
【0054】次に、図2(e)に示す工程で、第1積層
膜17aにドライエッチングを行なうことにより下部電
極17を形成する。続いて、第1腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第2腐食防止熱処理を行なう。
膜17aにドライエッチングを行なうことにより下部電
極17を形成する。続いて、第1腐食防止熱処理のとき
と同様に、ドライエッチングにおいて用いられる塩素を
除去するための第2腐食防止熱処理を行なう。
【0055】そして、図2(f)に示す工程で、プラズ
マCVD法等により基板上に上部電極18,容量絶縁膜
7および下部電極17を覆う絶縁膜を堆積してCMPに
より平坦化処理を行うことにより、第2層間絶縁膜16
を形成する。
マCVD法等により基板上に上部電極18,容量絶縁膜
7および下部電極17を覆う絶縁膜を堆積してCMPに
より平坦化処理を行うことにより、第2層間絶縁膜16
を形成する。
【0056】そして、図2(g)に示す工程で、第2層
間絶縁膜16に、上部電極18および下部電極17に到
達するコンタクトホールを形成して、コンタクトホール
にWを埋めるWプラグ11を形成する。
間絶縁膜16に、上部電極18および下部電極17に到
達するコンタクトホールを形成して、コンタクトホール
にWを埋めるWプラグ11を形成する。
【0057】その後、図2(h)に示す工程で、第2層
間絶縁膜16の上に、Wプラグ11に接する引き出し電
極19を形成する。引き出し電極はTi層12,TiN
層13,AlCu層14およびTiN層15からなる。
以上の工程により、本実施形態におけるMIM型キャパ
シタが形成される。
間絶縁膜16の上に、Wプラグ11に接する引き出し電
極19を形成する。引き出し電極はTi層12,TiN
層13,AlCu層14およびTiN層15からなる。
以上の工程により、本実施形態におけるMIM型キャパ
シタが形成される。
【0058】ここで、本実施形態の特徴である、図2
(b)に示す工程での熱処理について説明する。図2
(b)に示す工程では、第1積層膜17aを形成した後
に150℃〜650℃の温度で熱処理を行なう。この熱
処理温度の下限値は、図2(a)に示す工程でTi層
3,TiN層4およびAlCu層5を形成するスパッタ
の際の温度であり、熱処理温度の上限値はAlの融点温
度である。
(b)に示す工程での熱処理について説明する。図2
(b)に示す工程では、第1積層膜17aを形成した後
に150℃〜650℃の温度で熱処理を行なう。この熱
処理温度の下限値は、図2(a)に示す工程でTi層
3,TiN層4およびAlCu層5を形成するスパッタ
の際の温度であり、熱処理温度の上限値はAlの融点温
度である。
【0059】本実施形態では、図2(b)に示す工程で
熱処理を行なうことによってAlCu層5に含まれるA
lの再配向をある程度進行させておく。その上で、図2
(c)に示す工程で、AlCu層5の上にTiN層6を
形成する。そして、TiN膜6の上に容量絶縁膜用の絶
縁膜7aを形成する。すると、第1の実施形態と同様に
後工程の熱処理におけるAlの再配列を抑制することが
できるのに加えて、Al熱処理を行った後のAlCu層
5の上にTiN層6を形成することによって、比較的平
坦なTiN層6の上に絶縁膜7aを形成することが可能
となる。従って、容量絶縁膜7aに加わる局所的なスト
レスを低減でき、上部電極18,下部電極17の表面の
平坦化も可能となる。その結果、局部的なストレスによ
る容量絶縁膜7の信頼性低下、電極表面の凹凸により生
じる電界集中などのおそれを回避することができる。
熱処理を行なうことによってAlCu層5に含まれるA
lの再配向をある程度進行させておく。その上で、図2
(c)に示す工程で、AlCu層5の上にTiN層6を
形成する。そして、TiN膜6の上に容量絶縁膜用の絶
縁膜7aを形成する。すると、第1の実施形態と同様に
後工程の熱処理におけるAlの再配列を抑制することが
できるのに加えて、Al熱処理を行った後のAlCu層
5の上にTiN層6を形成することによって、比較的平
坦なTiN層6の上に絶縁膜7aを形成することが可能
となる。従って、容量絶縁膜7aに加わる局所的なスト
レスを低減でき、上部電極18,下部電極17の表面の
平坦化も可能となる。その結果、局部的なストレスによ
る容量絶縁膜7の信頼性低下、電極表面の凹凸により生
じる電界集中などのおそれを回避することができる。
【0060】ここで、図1(b)における熱処理温度
を、図1(c)における容量絶縁膜7を形成するための
CVDの温度(300℃〜400℃)より高い温度に設
定するか、あるいは、図2(d),(e)における腐食
防止熱処理の温度400℃より高い温度に設定するとさ
らに高い効果が得られる。それは、図2(b)の熱処理
によってAlの再配向をより進行させることができるの
で、後工程のCVDと腐食防止熱処理の際に再配向する
Alの結晶粒の数がより少なくなるためである。
を、図1(c)における容量絶縁膜7を形成するための
CVDの温度(300℃〜400℃)より高い温度に設
定するか、あるいは、図2(d),(e)における腐食
防止熱処理の温度400℃より高い温度に設定するとさ
らに高い効果が得られる。それは、図2(b)の熱処理
によってAlの再配向をより進行させることができるの
で、後工程のCVDと腐食防止熱処理の際に再配向する
Alの結晶粒の数がより少なくなるためである。
【0061】また、本実施形態では、容量絶縁膜用の絶
縁膜7aの堆積後に行なう熱処理としてCVDの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
図2(b)に示す工程において、その熱処理温度よりも
高い温度でAl用熱処理を行なうと、高い効果を得るこ
とが出来る。
縁膜7aの堆積後に行なう熱処理としてCVDの際の熱
処理と腐食防止のための熱処理を述べたが、本発明にお
いては他の熱処理工程があってもよく、その場合には、
図2(b)に示す工程において、その熱処理温度よりも
高い温度でAl用熱処理を行なうと、高い効果を得るこ
とが出来る。
【0062】本実施形態においては、下部電極17は、
Ti層3,TiN層4,AlCu層5およびTiN層6
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともAlCu層5とTiN層6と
の2層が含まれていればよい。その場合には、下部電極
17を構成する層の1つとして、TiおよびTiNの他
に、W,WSi,Moなどを主成分とする層が含まれて
いてもよい。
Ti層3,TiN層4,AlCu層5およびTiN層6
からなる積層構造からなっているが、本発明において
は、下部電極に少なくともAlCu層5とTiN層6と
の2層が含まれていればよい。その場合には、下部電極
17を構成する層の1つとして、TiおよびTiNの他
に、W,WSi,Moなどを主成分とする層が含まれて
いてもよい。
【0063】さらに、本実施形態においては下部電極1
7の導電層としてAlCu層5が用いられているが、本
発明においては、AlCuのかわりの材料として、A
l,Cu,AlCuSi,Au,Ni,W,Coおよび
Ptなどを主成分とするものを用いてもよい。AlCu
のかわりに上述のような材料を用いる場合には、図2
(b)に示す工程で、その材料の融点よりも低い温度で
熱処理を行なう必要がある。
7の導電層としてAlCu層5が用いられているが、本
発明においては、AlCuのかわりの材料として、A
l,Cu,AlCuSi,Au,Ni,W,Coおよび
Ptなどを主成分とするものを用いてもよい。AlCu
のかわりに上述のような材料を用いる場合には、図2
(b)に示す工程で、その材料の融点よりも低い温度で
熱処理を行なう必要がある。
【0064】さらに、本実施形態においては、図2
(c)に示す工程でAlCu層5の上にTiN層6を形
成しているが、本発明においては、TiNのかわりの材
料として、Ti,W,WSi,Moなどを主成分とする
材料を用いてもよい。このような材料を用いた場合にお
いても、下部電極17の上面を平坦化することができれ
ば、TiNを用いた場合と同様の効果を得ることができ
る。
(c)に示す工程でAlCu層5の上にTiN層6を形
成しているが、本発明においては、TiNのかわりの材
料として、Ti,W,WSi,Moなどを主成分とする
材料を用いてもよい。このような材料を用いた場合にお
いても、下部電極17の上面を平坦化することができれ
ば、TiNを用いた場合と同様の効果を得ることができ
る。
【0065】
【発明の効果】本発明の半導体装置の製造方法において
は、キャパシタ部に加わる局所的なストレスを低減する
ことができるので、電界集中の発生のおそれが少なく,
信頼性の高い半導体装置を製造することができる。
は、キャパシタ部に加わる局所的なストレスを低減する
ことができるので、電界集中の発生のおそれが少なく,
信頼性の高い半導体装置を製造することができる。
【図1】(a)〜(h)は、 第1の実施形態における
MIN型キャパシタの製造方法を示した断面図である。
MIN型キャパシタの製造方法を示した断面図である。
【図2】(a)〜(h)は、第2の実施形態におけるM
IN型キャパシタの製造工程を示した断面図である。
IN型キャパシタの製造工程を示した断面図である。
【図3】従来のMIM型キャパシタの構造を示した断面
図である。
図である。
【図4】(a)〜(h)は、従来のMIM型キャパシタ
の製造工程を示した断面図である。
の製造工程を示した断面図である。
【図5】(a),(b)は、図4(d)に示す工程のう
ち、上部電極を形成する工程と、第1腐食防止熱処理を
行なう工程とについて示した断面図である。
ち、上部電極を形成する工程と、第1腐食防止熱処理を
行なう工程とについて示した断面図である。
1 半導体基板
2 層間絶縁膜
3 Ti層
4 TiN層
5 AlCu層
6 TiN層
7 容量絶縁膜
7a 絶縁膜
8 TiN層
9 AlCu層
10 TiN層
11 Wプラグ
12 Ti層
13 TiN層
14 AlCu層
15 TiN層
16 層間絶縁膜
17 下部電極
17a 積層層
18 上部電極
18a 積層層
19 引き出し電極
─────────────────────────────────────────────────────
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(72)発明者 大西 照人
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 久保 実
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 堀川 良彦
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 清水 啓一郎
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 黒川 浩正
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Fターム(参考) 5F033 HH07 HH08 HH09 HH11 HH13
HH15 HH18 HH19 HH20 HH28
HH33 JJ19 KK09 KK18 KK33
MM05 MM08 MM13 PP15 QQ08
QQ09 QQ10 QQ11 QQ37 QQ48
QQ71 QQ73 QQ74 RR03 RR04
RR06 RR08 SS15 VV10 XX01
XX18 XX19
5F038 AC05 AC15 EZ17 EZ20
Claims (8)
- 【請求項1】 下部電極と、上部電極と、上記下部電極
と上記上部電極の間に介在する容量絶縁膜とを有する半
導体装置の製造方法であって、 半導体基板上に、上記下部電極の少なくとも一部を形成
するための導体膜を形成する工程(a)と、 上記導体膜に、上記導体膜の形成温度より高く,上記導
体膜の融点より低い温度で第1熱処理を行なう工程
(b)と、 上記工程(b)の後、上記容量絶縁膜用の絶縁膜を形成
する工程(c)とを備えた半導体装置の製造方法。 - 【請求項2】 請求項1に記載の半導体装置の製造方法
において、 上記工程(b)の後,上記工程(c)の前に、上記導体
膜の上に被覆膜を形成する工程(d)をさらに備えるこ
とを特徴とする半導体の製造方法。 - 【請求項3】 請求項2に記載の半導体装置の製造方法
において、 上記被覆膜は、W,WSi,Mo,TiおよびTiNを
主成分とする膜のうちいずれか1つの膜からなることを
特徴とする半導体装置の製造方法。 - 【請求項4】 請求項1〜3のうちいずれか1つに記載
の半導体装置の製造方法であって、 上記工程(b)においては、上記工程(c)で上記絶縁
膜を形成するときの温度よりも高い温度で上記第1熱処
理を行うことを特徴とする半導体の製造方法。 - 【請求項5】 請求項1〜4のうちいずれか1つに記載
の半導体装置の製造方法であって、 上記工程(c)の後に、上記絶縁膜の少なくとも一部の
上に上部電極を形成する工程(e)と、 上記工程(e)の後に、基板に第2熱処理を行う工程
(f)とをさらに備え、 上記工程(b)では、上記工程(f)における上記第2
熱処理の温度よりも高い温度で上記第1熱処理を行うこ
とを特徴とした半導体装置の製造方法。 - 【請求項6】 請求項1〜5のうちいずれか1つに記載
の半導体装置の製造方法において、 上記導体膜はAlを主成分とする層を含んでおり、 上記工程(b)では、上記第1熱処理を650℃以下の
温度で行なうことを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項1〜5のうちいずれか1つに記載
の半導体装置の製造方法において、 上記導体膜は、Ti,TiN,Al,Cu,AlCu,
AlSiCu,Ni,Au,W,CoおよびPtのうち
いずれか1つを主成分する層を有していることを特徴と
する半導体装置の製造方法。 - 【請求項8】 請求項1〜7のうちいずれか1つに記載
の半導体装置の製造方法であって、 上記容量絶縁膜は、SiO2,SiN,SiON,Zr
O2,HfO2 およびTa2O5を主成分とする膜のうち
少なくともいずれか1つの膜からなることを特徴とする
半導体装置の製造方法。
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---|---|---|---|
JP2001372847A JP2003174096A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001372847A JP2003174096A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2003174096A true JP2003174096A (ja) | 2003-06-20 |
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ID=19181664
Family Applications (1)
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Country | Link |
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JP (1) | JP2003174096A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2001
- 2001-12-06 JP JP2001372847A patent/JP2003174096A/ja active Pending
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