JP4404737B2

JP4404737B2 - 半導体装置の製造方法

Info

Publication number: JP4404737B2
Application number: JP2004285825A
Authority: JP
Inventors: 麻樹子中村
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2010-01-27
Anticipated expiration: 2024-09-30
Also published as: JP2006100635A

Description

本発明は、半導体装置、特に多層配線構造を有する半導体装置の製造方法に関する。

近年、マイクロプロセッサに代表される半導体装置のさらなる高性能化、高機能化が進んでいる。このような半導体装置においては、集積度を向上させるため、配線を半導体装置の厚さ方向に多層にわたって形成する多層配線構造が採用されている。
配線材料としてアルミ合金を使用する一般的な多層配線構造の形成方法を簡単に説明する。まず、絶縁膜上にバリア層となるＴｉＮ（窒化チタン）及びＴｉ（チタン）の高融点金属膜、主配線層となるアルミ合金膜、反射防止層となるＴｉＮ及びＴｉの高融点金属膜を順次成膜し、ホトリソエッチングによりパターン加工して下層配線を形成する。続いて、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により全面に層間絶縁膜を堆積し、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により表面の平坦化を行った後、ホトリソエッチングにより層間絶縁膜に対して下層配線の表面の一部を露出するスルーホールを形成する。続いて、スパッタ法により密着層となるＴｉＮ膜を堆積し、その上にＣＶＤ法によりＷ（タングステン）膜を堆積してスルーホール内部を埋め込んだ後、ＣＭＰ法によりスルーホール内部以外のＴｉＮ膜及びＷ膜を除去してＷプラグを形成する。続いて、下層配線と同様に上層配線を形成する。これらの工程を繰り返すことにより、所望の多層配線構造が形成される。

ところで、半導体装置の配線形成工程において、プラズマを使用するプロセス、例えば、プラズマＣＶＤやプラズマエッチングなどにおけるチャージアップが原因となり、半導体装置に種々の不良が発生することが知られている。
配線形成工程のチャージアップによるダメージを低減する半導体装置の製造方法が、例えば、特許文献１に記載されている。特許文献１に記載の半導体装置の製造方法は、Ａｌ配線を形成する際に、各配線パターンを完全に分離せずに絶縁層上にＡｌ膜の一部を残存させておき、続くシリコン酸化膜の成膜及びエッチバックによりＡｌ膜の側壁を形成した後、絶縁膜上に残存させたＡｌ膜をエッチングして各配線パターンを孤立させている。配線パターンの加工時にＡｌ膜の最下部に所定の厚みを残存させることにより、エッチング時のプラズマによって発生する電荷を半導体基板へ逃すことができる。また、各配線パターンを孤立させるエッチング工程では、Ａｌ膜の上部と側部がシリコン酸化膜に覆われているため、プラズマに曝される面積を減少させることができる。これらにより、プラズマプロセスによるチャージアップに起因するゲート酸化膜の劣化、破壊を抑制している。
特開平１０−４０９２号公報（第４頁、第１−４図）

従来の多層配線構造の形成方法において、電気的に孤立している配線、いわゆるフローティングの長配線に接続したスルーホールのような特定パターンでスルーホールの抵抗が異常に高くなる現象が見られることがある。これは、配線構造形成時のプラズマプロセス、例えば、メタルエッチング、アッシング、層間絶縁膜形成などにおけるチャージアップが原因と考えられている。プラズマプロセスにおいて配線部はさまざまなチャージに曝される。この時、半導体基板に接続される配線パターンではチャージは基板を介して抜けるが、フローティング配線ではチャージが残存し、チャージアップした状態となる。このチャージアップしたフローティング配線上にスルーホールを開孔すると、エッチングガスやアッシング工程におけるカーボンや酸素の拡散が通常の配線に比べて促進され、その結果としてスルーホール底部に露出する下層配線のＴｉＮ膜が変質し、特性不良が発生するものと思われる。現在のように自動配置配線する半導体装置の設計においては、所定の長さ以上のフローティング配線を禁止することは困難であり、このチャージアップによるスルーホール不良をプロセス的に解決することが必要となる。

特許文献１に記載の発明は、各配線パターンを孤立させるためのエッチング工程において、Ａｌ膜の上部と側部とをシリコン酸化膜で覆うことによりＡｌ配線がプラズマに曝される面積を減少させてはいるが、完全にチャージの影響を回避できるものではない。また、この発明は、Ａｌ配線のチャージアップによるゲート酸化膜へのダメージ防止を目的としており、チャージアップによるＴｉＮ膜の膜質変化に起因するスルーホールの高抵抗化を防止するものではない。

本発明に係わる半導体装置の製造方法は、多層配線構造を有する半導体装置を製造する方法であって、半導体基板を準備するステップと、半導体基板の上方に第１配線層をプラズマを用いる方法で形成するステップと、第１配線層を含む全面に第１導電層を成膜して全ての第１配線層を電気的に短絡することで、フローティング配線と半導体基板に接続されている配線とを電気的に短絡させフローティング配線に蓄積された電荷を半導体基板へ逃がすステップと、プラズマを用いない方法で第１導電層を除去するステップと、を含むことを特徴とする。

本発明に係る半導体装置の製造方法によれば、プラズマを用いる方法、例えば、反応性イオンエッチング（ＲＩＥ）などで第１配線層を形成した後に、全面を覆うように第１導電層を成膜して全ての第１配線層を接続する。これにより、フローティング配線と半導体基板に接続されている配線とが電気的に短絡されるため、配線形成のプラズマプロセスにおいてフローティング配線に蓄積された電荷を半導体基板へ逃がすことができる。また、プラズマ処理を必要としない方法により第１導電層の除去を行うため、配線部に新たな電荷が蓄積することを防ぐことができる。

（１）第１実施形態
図１乃至２は、本発明の第１実施形態に係る多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
まず、図１（ａ）に示すように、主表面にトランジスタなどの半導体素子によって電子回路（図示せず）が構成された半導体基板１００を準備し、半導体基板１００上に絶縁膜１０１を形成する。なお、半導体基板１００と絶縁膜１０１との間にその他の膜が介在してもよい。続いて、スパッタ法により絶縁膜１０１上に導電層１０２ａ、１０２ｂ及び１０２ｃを順次成膜する。導電層１０２ａは、エレクトロマイグレーション対策やバリアメタルの目的で形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。導電層１０２ｂは主配線膜であり、例えば、膜厚４００〜１０００ｎｍのＡｌ−０．５％Ｃｕ合金が使用される。導電層１０２ｃは、反射防止膜（ＡＲＣ：ＡｎｔｉＲｅｆｒｅｃｔｉｖｅＣｏａｔｉｎｇ）として形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。なお、本実施形態では、後の工程（図１（ｂ））で形成される下層配線１０２が導電層１０２ａ、１０２ｂ及び１０２ｃの３層からなる場合を例として示すが、配線として機能する限り、下層配線１０２は何層からなっていてもよい。

次に、図１（ｂ）に示すように、導電層１０２ａ、１０２ｂ及び１０２ｃに対してホトリソ及び反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を行い、下層配線１０２をパターン加工する。下層配線１０２のパターン加工後には、Ｏ_２プラズマによるアッシング処理と、有機剥離液を用いたウエット剥離処理とによりレジストを除去する。このレジスト除去工程において、導電層１０２ａ、１０２ｂ及び１０２ｃの表面の一部が酸化され、下層配線１０２の周辺には薄い金属酸化膜１０３が形成される。続いて、例えば、ＢＣｌ_３（三塩化ホウ素）などの塩素系ガスを用いたスライトエッチングにより、下層配線１０２の周辺、特に、アルミ合金からなる導電層１０２ｂの表面に形成されている金属酸化膜１０３を除去する。なお、金属酸化膜１０３を除去する方法として、ＢＣｌ_３のスライトエッチングを行う代わりに、Ａｒ（アルゴン）によるプラズマクリーニングやスルファミン酸のようなアルミナ（酸化アルミニウム：Ａｌ_２Ｏ_３）を溶解する溶液を用いたウエット除去を行ってもよい。ここで、下層配線１０２の表面に形成されている金属酸化膜１０３を除去するのは、下層配線１０２と、後の工程で下層配線１０２上に形成される導電膜１０４との導電性を確保するためであるが、金属酸化膜１０３が形成された状態で下層配線１０２と導電膜１０４との導電性が確保されるのであれば、金属酸化膜１０３は除去しなくともよい。このようにして下層配線１０２が形成されるのであるが、下層配線１０２を形成するための工程、例えば、エッチングやアッシングなどのいずれかの工程にプラズマが用いられると、フローティング配線に電荷が蓄積されることになる。

次に、図１（ｃ）に示すように、スパッタ法により全面に導電層１０４を成膜する。導電層１０４はＷ（タングステン）であり、例えば、膜厚５〜２０ｎｍで形成される。ここで、導電層１０４を形成するのは、フローティング配線と、半導体基板に接続されている配線とを導電層１０４で短絡し、メタルエッチングやアッシングなどのプラズマプロセスによってフローティング配線に蓄積された電荷を半導体基板へ逃がすためである。

次に、図１（ｄ）に示すように、例えば、１０〜３０％程度のＨ_２Ｏ_２（過酸化水素）水溶液により、Ｗからなる導電層１０４を除去する。なお、導電層１０４を除去する方法として、Ｈ_２Ｏ_２水溶液を用いたウエットエッチングを行う代わりに、酸素雰囲気中で４００℃以上の熱処理を行うことによってＷを酸化し、その酸化物を昇華させて除去してもよい。なお、熱処理の上限温度は、アルミ合金からなる主配線膜に影響を及ぼさない温度とする必要があり、例えば、４５０℃を上限とする。いずれの方法においても、導電層１０４の除去にプラズマ処理を含まないため、配線部に新たな電荷が蓄積することを防ぐことができる。

次に、図２（ｅ）に示すように、プラズマＣＶＤ法により全面に、例えば、シリコン酸化膜からなる層間絶縁膜１０５を堆積し、ＣＭＰ法により表面の平坦化を行った後、ホトリソエッチングにより層間絶縁膜１０５に対して下層配線１０２の表面の一部を露出するスルーホール１０６を形成する。ここで、発明者の実験によれば、スルーホール不良の発生原因は配線層加工時（図１（ｂ））のプラズマプロセスが主であり、層間絶縁膜の形成方法には特に依存しないことが分かっている。従って、配線層の形成後に予め蓄積電荷を除去（図１（ｃ））しておけば、層間絶縁膜１０５の形成にプラズマＣＶＤ法を使用することは可能である。勿論プラズマＣＶＤ以外の方法で層間絶縁膜１０５を形成してもよい。

次に、図２（ｆ）に示すように、スパッタ法により密着層１０７となるＴｉＮ膜を堆積した後、ＣＶＤ法によりプラグ１０８となるＷ膜を堆積する。続いて、ＣＭＰ法によりスルーホール１０６内部以外のＴｉＮ膜及びＷ膜を除去して、スルーホール１０６内部に密着層１０７及びプラグ１０８を形成する。
次に、図２（ｇ）に示すように、下層配線１０２の形成と同様にして、導電層１０９ａ、１０９ｂ及び１０９ｃからなる上層配線１０９を形成する。なお、導電層１０９ａは、エレクトロマイグレーション対策やバリアメタルの目的で形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。導電層１０９ｂは主配線膜であり例えば、膜厚４００〜１０００ｎｍのＡｌ−０．５％Ｃｕ合金が使用される。導電層１０９ｃは、反射防止膜として形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。

本実施形態では、半導体基板（半導体基板１００）直上の第１配線層（下層配線１０２）と第２配線層（上層配線１０９）とで構成される配線構造を形成する方法について説明したが、それ以外の配線間においても本実施形態を適用することは可能であり、図１乃至２の工程を繰り返すことによって所望の多層配線構造を形成することができる。
〔作用効果〕
第１実施形態に係る半導体装置の製造方法によれば、配線層（下層配線１０２）を形成した後に、全面を覆うように導電層１０４を成膜してフローティング配線と半導体基板に接続されている配線とを電気的に短絡する。これにより、メタルエッチングやアッシングなどのプラズマプロセスにおいてフローティング配線に蓄積された電荷を半導体基板へ逃がすことができる。そして、プラズマ処理を必要としない方法、例えば、Ｈ_２Ｏ_２水溶液を用いたウエットエッチングにより導電層１０４の材料であるＷの除去を行うため、配線部に新たな電荷が蓄積することを防ぐことができる。これらにより、従来のフローティング配線に見られたスルーホールの導通不良を抑制することができ、どのような配線設計においても良好な製造歩留を得ることができるようになる。

（２）第２実施形態
図３乃至４は、本発明の第２実施形態に係る多層配線構造を有する半導体装置の製造方法を示す工程断面図である。第２実施形態では、第１実施形態における導電層１０４の材料として、Ｗの代わりにＣ（炭素）を使用するものである。
まず、図３（ａ）に示すように、主表面にトランジスタなどの半導体素子によって電子回路（図示せず）が構成された半導体基板２００を準備し、半導体基板２００上に絶縁膜２０１を形成する。なお、半導体基板２００と絶縁膜２０１との間にその他の膜が介在してもよい。続いて、スパッタ法により絶縁膜２０１上に導電層２０２ａ、２０２ｂ及び２０２ｃを順次成膜する。導電層２０２ａは、エレクトロマイグレーション対策やバリアメタルの目的で形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。導電層２０２ｂは主配線膜であり、例えば、膜厚４００〜１０００ｎｍのＡｌ−０．５％Ｃｕ合金が使用される。導電層２０２ｃは、反射防止膜として形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。なお、本実施形態では、後の工程（図３（ｂ））で形成される下層配線２０２が導電層２０２ａ、２０２ｂ及び２０２ｃの３層からなる場合を例として示すが、配線として機能する限り、下層配線２０２は何層からなっていてもよい。

次に、図３（ｂ）に示すように、導電層２０２ａ、２０２ｂ及び２０２ｃに対してホトリソ及び反応性イオンエッチング（ＲＩＥ）を行い、下層配線２０２をパターン加工する。下層配線２０２のパターン加工後には、Ｏ_２プラズマによるアッシング処理と、有機剥離液を用いたウエット剥離処理とによりレジストを除去する。このレジスト除去工程において、導電層２０２ａ、２０２ｂ及び２０２ｃの表面の一部が酸化され、下層配線２０２の周辺には薄い金属酸化膜２０３が形成される。続いて、例えば、ＢＣｌ_３などの塩素系ガスを用いたスライトエッチングにより、下層配線２０２の周辺、特に、アルミ合金からなる導電層２０２ｂの表面に形成されている金属酸化膜２０３を除去する。なお、金属酸化膜２０３を除去する方法として、ＢＣｌ_３のスライトエッチングを行う代わりに、Ａｒによるプラズマクリーニングやスルファミン酸のようなアルミナを溶解する溶液を用いたウエット除去を行ってもよい。ここで、下層配線２０２の表面に形成されている金属酸化膜２０３を除去するのは、第１実施形態でも述べたように、下層配線２０２と、後の工程で下層配線２０２上に形成される導電膜２０４との導電性を確保するためである。なお、金属酸化膜２０３が形成された状態で下層配線２０２と導電膜２０４との導電性が確保されるのであれば、金属酸化膜２０３は除去しなくともよい。このようにして下層配線２０２が形成されるのであるが、下層配線２０２を形成するための工程、例えば、エッチングやアッシングなどのいずれかの工程にプラズマが用いられると、フローティング配線に電荷が蓄積されることになる。

次に、図３（ｃ）に示すように、スパッタ法により全面に導電層２０４を成膜する。導電層２０４はＣ（炭素）であり、例えば、膜厚５〜２０ｎｍで形成される。ここで、導電層２０４を形成するのは、フローティング配線と、半導体基板に接続されている配線とを導電層２０４で接続し、メタルエッチングやアッシングなどのプラズマプロセスにおいてフローティング配線に蓄積された電荷を半導体基板へ逃がすためである。

次に、図３（ｄ）に示すように、例えば、プラズマを用いないＯ_３（オゾン）アッシングによりＣからなる導電層２０４を除去する。Ｏ_３アッシングは、アッシングガスにＯ_３ガスのみを使用し、例えば、２００〜３００℃の温度で行う。第１実施形態と同様に、導電層２０４の除去にプラズマ処理を含まないため、配線部に新たな電荷が蓄積することを防ぐことができる。

次に、図４（ｅ）に示すように、プラズマＣＶＤ法により全面に、例えば、シリコン酸化膜からなる層間絶縁膜２０５を堆積し、ＣＭＰ法により表面の平坦化を行った後、ホトリソエッチングにより層間絶縁膜２０５に対して下層配線２０２の表面の一部を露出するスルーホール２０６を形成する。なお、第１実施形態でも述べたように、層間絶縁膜２０５の形成にプラズマＣＶＤ法を使用してもスルーホール不良の発生に直接的な影響はない。勿論プラズマＣＶＤ以外の方法で層間絶縁膜２０５を形成してもよい。

次に、図４（ｆ）に示すように、スパッタ法により密着層２０７となるＴｉＮ膜を堆積した後、ＣＶＤ法によりプラグ２０８となるＷ膜を堆積する。続いて、ＣＭＰ法によりスルーホール２０６内部以外のＴｉＮ膜及びＷ膜を除去して、スルーホール２０６内部に密着層２０７及びプラグ２０８を形成する。
次に、図４（ｇ）に示すように、下層配線２０２の形成と同様にして、導電層２０９ａ、２０９ｂ及び２０９ｃからなる上層配線２０９を形成する。なお、導電層２０９ａは、エレクトロマイグレーション対策やバリアメタルの目的で形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。導電層２０９ｂは主配線膜であり、例えば、膜厚４００〜１０００ｎｍのＡｌ−０．５％Ｃｕ合金が使用される。導電層２０９ｃは、反射防止膜として形成される高融点金属膜で、例えば、膜厚３０〜１００ｎｍのＴｉＮ／Ｔｉ積層膜が使用される。

本実施形態では、半導体基板（半導体基板２００）直上の第１配線層（下層配線２０２）と第２配線層（上層配線２０９）とで構成される配線構造を形成する方法について説明したが、それ以外の配線間においても本実施形態を適用することは可能であり、図３乃至４の工程を繰り返すことによって所望の多層配線構造を形成することができる。
〔作用効果〕
第２実施形態に係る半導体装置の製造方法によれば、配線層（下層配線２０２）を形成した後に、全面を覆うように導電層２０４を成膜してフローティング配線と半導体基板に接続されている配線とを電気的に短絡する。これにより、メタルエッチングやアッシングなどのプラズマプロセスにおいてフローティング配線に蓄積された電荷を半導体基板へ逃がすことができる。そして、プラズマ処理を必要としない方法、例えば、プラズマを用いないＯ_３アッシングにより導電層２０４の材料であるＣの除去を行うため、配線部に新たな電荷が蓄積することを防ぐことができる。これらにより、従来のフローティング配線に見られたスルーホールの導通不良を抑制することができ、どのような配線設計においても良好な製造歩留を得ることができるようになる。また、第１実施形態は、導電層２０４の材料としてＷを使用するため、配線と下層のプラグとが所定距離ずれた状態で形成される、いわゆるボーダレス配線に適用することはできない。なぜならば、プラグの直上が配線によって完全に覆われていないと、導電層２０４のエッチングと同時にプラグの材料であるＷまでが除去されてしまうからである。一方、本実施形態では、導電層２０４にプラグと異なる材料のＣを用い、さらにプラズマを用いないＯ_３アッシングで導電層２０４を除去するため、ボーダレス配線においても適用することができる。

第１実施形態に係る半導体装置の製造工程図。第１実施形態に係る半導体装置の製造工程図。第２実施形態に係る半導体装置の製造工程図。第２実施形態に係る半導体装置の製造工程図。

符号の説明

１００、２００・・・半導体基板
１０１、２０１・・・絶縁膜
１０２、２０２・・・下層配線
１０２ａ、１０２ｃ、２０２ａ、２０２ｃ・・・導電層（ＴｉＮ／Ｔｉ積層膜）
１０２ｂ、２０２ｂ・・・導電層（Ａｌ合金膜）
１０３、２０３・・・金属酸化膜
１０４・・・導電層（Ｗ）
２０４・・・導電層（Ｃ）
１０５、２０５・・・層間絶縁膜
１０６、２０６・・・スルーホール
１０７、２０７・・・密着層
１０８、２０８・・・プラグ
１０９、２０９・・・上層配線
１０９ａ、１０９ｃ、２０９ａ、２０９ｃ・・・導電層（ＴｉＮ／Ｔｉ積層膜）
１０９ｂ、２０９ｂ・・・導電層（Ａｌ合金膜）

Claims

多層配線構造を有する半導体装置を製造する方法であって、
半導体基板を準備するステップと、
前記半導体基板の上方に第１配線層をプラズマを用いる方法で形成するステップと、
前記第１配線層を含む全面に第１導電層を成膜して全ての前記第１配線層を電気的に短絡することで、フローティング配線と半導体基板に接続されている配線とを電気的に短絡させフローティング配線に蓄積された電荷を半導体基板へ逃がすステップと、
プラズマを用いない方法で前記第１導電層を除去するステップと、
を含むことを特徴とする半導体装置の製造方法。
前記第１配線層は、下層から第２導電層、第３導電層及び第４導電層が順番に積層されることにより形成されることを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第３導電層はアルミニウム（Ａｌ）を主成分とし、前記第２導電層及び前記第４導電層は窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層膜であることを特徴とする、請求項２に記載の半導体装置の製造方法。
前記第１導電層は、タングステン（Ｗ）であることを特徴とする、請求項３に記載の半導体装置の製造方法。
前記第１導電層の除去は、過酸化水素（Ｈ_２Ｏ_２）の水溶液を用いて行われることを特徴とする、請求項４に記載の半導体装置の製造方法。
前記第１導電層の除去は、酸素雰囲気中の熱処理によって前記第１導電層を酸化し、その酸化物を昇華させて除去することを特徴とする、請求項４に記載の半導体装置の製造方法。
前記熱処理は、４００〜４５０℃で行われることを特徴とする、請求項６に記載の半導体装置の製造方法。
前記第１導電層は、炭素（Ｃ）であることを特徴とする、請求項３に記載の半導体装置の製造方法。
前記第１導電層の除去は、プラズマを使用しないオゾン（Ｏ_３）アッシングを用いて行われることを特徴とする、請求項８に記載の半導体装置の製造方法。
前記第１配線層を形成するステップは、前記半導体基板の全面に前記第２導電層、前記第３導電層及び前記第４導電層を一様に成膜するステップと、一様に成膜された前記第２導電層、前記第３導電層及び前記第４導電層を反応性イオンエッチング（ＲＩＥ）を用いたホトリソエッチングによりパターン加工するステップと、前記パターン加工に用いたレジストを酸素（Ｏ_２）プラズマアッシングにより除去するステップとを含むことを特徴とする、請求項２に記載の半導体装置の製造方法。