KR102017642B1 - 코일 장치와 그 제조 방법 및 코일 장치를 구비하는 전자 부품 - Google Patents

코일 장치와 그 제조 방법 및 코일 장치를 구비하는 전자 부품 Download PDF

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KR102017642B1
KR102017642B1 KR1020180134169A KR20180134169A KR102017642B1 KR 102017642 B1 KR102017642 B1 KR 102017642B1 KR 1020180134169 A KR1020180134169 A KR 1020180134169A KR 20180134169 A KR20180134169 A KR 20180134169A KR 102017642 B1 KR102017642 B1 KR 102017642B1
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Abstract

균일한 형상의 코일 단면을 확보하고, 코일 패턴의 두께를 확장할 수 있으며, 코일 패턴을 다층으로 형성할 때에 층간 신뢰성을 확보할 수 있는 코일 장치와 그 제조 방법 및 코일 장치를 구비하는 전자 부품이 제공된다. 본 발명에 따른 코일 장치는, 기재층, 및 상기 기재층의 적어도 일면에 형성되는 제1 코일 패턴을 포함하며, 상기 제1 코일 패턴은 상기 기재층 상에 형성된 베이스 코일 패턴층과 상기 베이스 코일 패턴층 상에 형성된 하나 이상의 제n 코일 패턴층(n은 자연수)을 포함하되, 상기 베이스 코일 패턴층의 두께는 상기 하나 이상의 코일 패턴층의 전체 두께와 동일하거나 더 작은 것을 특징으로 한다.

Description

코일 장치와 그 제조 방법 및 코일 장치를 구비하는 전자 부품 {Coil apparatus and manufacturing method thereof, and electronic component with the coil apparatus}
본 발명은 코일 장치와 그 제조 방법 및 코일 장치를 구비하는 전자 부품에 관한 것이다. 보다 상세하게는, 박막형 코일 장치와 그 제조 방법 및 박막형 코일 장치를 구비하는 전자 부품에 관한 것이다.
스마트폰, 디지털 카메라 등 소형 제품의 등장으로 상기 제품에 내장되는 각종 전자 부품 또한 소형화되고 있다. 이중 코일 장치는 구리 와이어를 적용하였던 권선형 타입에서 구리를 전해 도금하여 패턴화한 박막형 코일 장치가 각광받고 있다.
박막형 코일 장치는 충분한 전자기력을 확보하기 위해 코일 패턴을 파인 피치화(fine pitch)하여 권선수를 증가시키거나, 코일 패턴의 두께를 확장시키게 된다.
종래에는 코일 패턴의 두께를 확장시키기 위해 패턴 성장 방향을 제어하는 방식들이 소개된 바, 등방 도금 및 이방 도금을 일회 또는 다수회 진행하여 코일 패턴 두께를 확장시킬 수 있다. 등방 도금의 일례로서, 일차 도금 후에 레지스트를 제거하여 코일 패턴을 등방 성장시키는 방식이 있다. 그러나 이 방식은 도금 시간이 경과할수록 패턴의 상부로 도금이 편중되어 코일 패턴의 단면이 버섯 형상으로 형성될 수 있으며, 파인 피치화를 위해 패턴들 사이의 간격을 축소할 경우 인접하는 패턴들 사이에 단락(short-circuit)이 발생할 수 있다.
상기의 문제점을 해결하기 위해, 베이스 도금 패턴을 두껍게 형성하여 등방 성장되는 두께 비중을 축소하려 하였으나, 장시간 도금을 진행할 경우 생산성이 저하되고, 고전류 밀도로 단시간 도금을 진행할 경우 탄 도금(burning)되어 패턴이 손상되거나 비아 홀 내 보이드(void) 문제가 발생하였다.
한편 이방 도금의 경우, 한계 전류 밀도 근사 범위의 전류를 인가하여 도금을 실시하는데, 도금이 진행됨에 따라 계속해서 코일의 단면적이 변화하기 때문에, 새로운 한계 전류 밀도값을 수시로 파악해야 하는 어려움이 있었다.
아울러 등방 도금을 실시한 후에 이방 도금을 실시하는 등 도금 공법을 변경하는 방식은 도금 약액이나 전류 밀도 등 도금 조건들이 변경됨에 따라 결정립이 불균일하게 형성되어 전도성이 저하되는 문제가 발생하였다.
일본공개특허 특개평10-241983호 (공개일: 1998.09.11.) 한국등록특허 제10-1598295호 (공고일: 2016.02.26.)
본 발명에서 해결하고자 하는 과제는, 균일한 형상의 코일 단면을 확보하며 코일 패턴의 두께를 확장하여 고전자기력을 확보할 수 있는 코일 장치와 그 제조 방법 및 코일 장치를 구비하는 전자 부품을 제공하는 것이다.
또한 본 발명에서 해결하고자 하는 과제는, 코일 패턴을 다층으로 형성할 때에 층간 신뢰성을 확보할 수 있는 코일 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 코일 장치의 일 면(aspect)은, 기재층; 및 상기 기재층의 적어도 일면에 형성되는 제1 코일 패턴을 포함하며, 상기 제1 코일 패턴은 상기 기재층 상에 형성된 베이스 코일 패턴층과 상기 베이스 코일 패턴층 상에 형성된 하나 이상의 제n 코일 패턴층(n은 자연수)을 포함하되, 상기 베이스 코일 패턴층의 두께는 상기 하나 이상의 코일 패턴층의 전체 두께와 동일하거나 더 작은 것을 특징으로 한다.
또한, 상기 하나 이상의 제n 코일 패턴층은 베이스 코일 패턴층 상에서 상기 베이스 코일 패턴층의 두께 방향으로 순차적으로 형성되는 것을 특징으로 한다.
또한, 상기 베이스 코일 패턴층의 폭은 하나 이상의 제n 코일 패턴층의 폭과 동일하거나 더 넓은 것을 특징으로 한다.
또한, 상기 제1 코일 패턴 상에 형성되는 층간 절연층, 상기 층간 절연층 상에 형성되는 제2 코일 패턴을 포함하는 것을 특징으로 한다.
또한, 상기 기재층 또는 층간 절연층에는 비아 영역이 정의되며, 상기 비아 영역 내에 단수 또는 복수의 비아홀을 형성하는 것을 특징으로 한다.
또한, 상기 제1 코일 패턴을 덮도록 보호층을 더 포함하는 것을 특징으로 한다.
또한, 상기의 코일 장치를 포함하는 것을 특징으로 하는 전자 부품을 제공하는 데 본 발명의 또 다른 특징이 있다.
한편, 본 발명의 또 다른 특징은, 기재층의 적어도 일면 상에 레지스트 패턴층을 형성하는 단계, 상기 기재층의 적어도 일면 상에서 상기 레지스트 패턴층이 형성되지 않는 영역에 베이스 코일 패턴층과 하나 이상의 제n 코일 패턴층(n은 자연수)을 포함하는 코일 패턴을 형성하는 단계, 상기 기재층의 일면 상에서 상기 레지스트 패턴층을 제거하는 단계를 포함하는 코일 장치의 제조 방법을 제공하는 데 있다.
또한, 상기 베이스 코일 패턴층 및 상기 하나 이상의 제n 코일 패턴층은 전해도금 방식으로 형성하되, 각 코일 패턴층을 형성할 때 인가되는 전류밀도 또는 전압은 동일하거나 상이할 수 있는 것을 특징으로 한다.
또한, 상기 하나 이상의 제n 코일 패턴층을 형성할 때 인가되는 전류 밀도 또는 전압은, 상기 베이스 코일 패턴층 또는 이전 코일 패턴층의 전류 밀도 또는 전압의 크기 대비 100% ~ 500% 증가하여 인가되는 것을 특징으로 한다.
또한, 상기 제1 코일 패턴 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 상에 제2 코일 패턴을 더 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 기재층 또는 층간 절연층에는 비아 영역이 정의되고, 상기 비아 영역 내에 하나 이상의 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 코일 패턴을 덮도록 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 코일 장치의 개략적인 구조를 보여주는 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 코일 장치의 개략적인 구조를 보여주는 단면도이다.
도 3 및 도 4는 본 발명에 따른 실시예의 실험 결과와 종래 기술에 따른 실시예의 실험 결과를 비교하여 보여주는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 코일 장치의 개략적인 구조를 보여주는 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 코일 장치의 개략적인 구조를 보여주는 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 코일 장치의 개략적인 구조를 보여주는 단면도이다.
도 8은 본 발명의 일실시예에 따른 코일 장치의 제조 방법을 개략적으로 도시한 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 코일 장치의 제조 방법을 개략적으로 도시한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 코일 장치의 개략적인 구조를 보여주는 단면도이며, 도 2는 본 발명의 제2 실시예에 따른 코일 장치의 개략적인 구조를 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 코일 장치(100)는 기재층(110), 제1 코일 패턴(120) 및 보호층(130)을 포함할 수 있다.
상기 코일 장치(100)는 박막형 코일 장치로서, 스마트폰, 디지털 카메라 등 소형 전자 제품이나 액추에이터(actuator), 인덕터(inductor), 커패시터(capacitor) 등의 전자 부품에 적용될 수 있다.
상기 기재층(110)은 코일 장치(100)의 베이스 기재로서, 경성 또는 연성일 수 있으나, 본 발명에서는 평판 형태의 연성 필름으로 설명하도록 한다. 상기 기재층(110)의 두께는 5㎛ ~ 100㎛일 수 있으며, 폴리이미드(polyimide), 에폭시(epoxy), 폴리에틸렌테레프탈레이트(PET; polyethyleneterephthalate), 유리 섬유(glass fiber) 등 다양한 고분자 물질 중 선택되는 하나 이상의 물질을 소재로 하여 제조될 수 있다.
한편 미도시되었으나, 상기 기재층(110)은 일면 또는 양면 상에 전도성 물질로 구성되는 하지층(under layer) 또는 시드층(seed layer)을 더 포함할 수 있으며, 상기 전도성 물질로는 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au) 등의 금속이 하나 이상 적용될 수 있다. 아울러, 상기 하지층 또는 시드층은 증착, 접착, 도금 등의 방식으로 기재층(110) 상에 형성될 수 있으며, 후술하는 베이스 코일 패턴층과는 상이한 구성일 수 있다. 한편, 본 실시예는 이에 한정되지 않고, 하지층이나 시드층을 포함하지 않는 기재층(110)을 형성할 수도 있다.
또한, 상기 기재층(110)의 적어도 일면에는 제1 코일 패턴(120)이 형성될 수 있다. 상기 코일 패턴(120)은 전류의 흐름에 따라 자속을 발생시켜 전자기력을 유도하는 것으로서, 전도성 물질을 소재로 하여 형성될 수 있다. 일례로 제1 코일 패턴(120)은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt), 구리(Cu) 등과 같은 전도성을 가지는 금속 중에서 선택되는 하나 이상을 포함 하여 형성될 수 있다.
또한, 제1 코일 패턴(120)은 상기 기재층(110)의 적어도 일면 상에서 레지스트 패턴층(미도시됨)이 형성되지 않은 부분에 형성될 수 있으며, 상기 레지스트 패턴층은 절연성 물질로 이루어지는 수지층일 수 있다. 상기 제1 코일 패턴(120)을 형성하기 위해 도금, 인쇄, 코팅 등의 다양한 기법을 적용할 수 있으나, 본 발명에서는 일 예로서 도금 기법을 적용하여 설명하도록 한다.
상기 제1 코일 패턴(120)은 도금 기법을 이용하여 레지스트 패턴층이 형성되지 않은 기재층(110)의 상에 형성될 수 있다. 이때, 제1 코일 패턴(120)의 형상은 스파이럴, 원형, 마름모형, 사다리꼴형 등 어느 하나의 형상에 국한되지 않을 수 있으며, 기재층(110) 상에 단수 또는 복수개로 형성될 수 있다. 아울러, 상기 레지스트 패턴층의 두께를 제1 코일 패턴(120)의 두께와 같거나 더 두껍게 형성함으로써, 제1 코일 패턴(120)의 상부가 하부보다 더 큰 폭으로 형성되는 것을 방지할 수 있다. 즉, 패턴의 상부로 도금이 편중되어 패턴의 단면이 버섯 형상으로 형성되는 것을 방지하여 상부 및 하부의 폭이 균일하게 형성된 단면이 제공될 수 있다.
상기 레지스트 패턴층은 제1 코일 패턴(120) 상에 후술하는 보호층(130)을 형성하기 전에 기재층(110)으로부터 제거될 수 있다. 레지스트 패턴층은 기재층(110) 상에 제1 코일 패턴(120)을 형성한 후라면 언제든지 제거되어도 무방하다.
본 발명은 전해 도금 기법을 적용한 예를 설명하고 있으나, 이에 국한되지 않고, 무전해 도금 기법을 이용하여 제1 코일 패턴(120)을 형성하는 것도 가능하다.
한편, 상기 제1 코일 패턴(120)은 상기 기재층(110) 상에 형성된 베이스 코일 패턴층(121)과 상기 베이스 코일 패턴층(121) 상에 형성된 하나 이상의 제n 코일 패턴층(n은 자연수)을 포함할 수 있으며, 이는 도금 차수나 도금 조건 등의 변화와 관련된다.
일례로서 도금시 전류 밀도 또는 전압을 제어함으로써 도 1에 도시된 바와 같이, 제1 코일 패턴(120)은 베이스 코일 패턴층(121)과 제1 코일 패턴층(122)을 포함할 수 있으며, 상기 제1 코일 패턴층(122)의 두께(n)는 베이스 코일 패턴층(121)의 두께(m)보다 더 두꺼울 수 있다. 따라서 베이스 코일 패턴층(121) 형성시, 제1 코일 패턴층(122) 대비 저전류 밀도 또는 저전압을 인가함에 따라 후술하는 비아홀(190) 내 보이드(void) 등의 불량 발생 없이 전도성 물질의 충진이 가능할 뿐만 아니라, 제1 코일 패턴(120)의 탄 도금을 억제할 수 있으며, 확장된 코일 패턴의 두께로 인해 고전자기력을 확보할 수 있다.
이때, 상기 베이스 코일 패턴층(121)보다 제1 코일 패턴층(122)의 두께를 두껍게 형성하기 위해서 베이스 코일 패턴층(121) 도금시의 전류 밀도 또는 전압보다 100% ~ 500% 더 증가한 전류 밀도 또는 전압을 인가하여 제1 코일 패턴층(122)을 형성할 수 있다. 상기 제1 코일 패턴층(122)을 형성하기 위해 베이스 코일 패턴층(121) 형성시 대비 100% 미만의 전류 밀도 또는 전압이 인가될 경우 생산성이 저하될 수 있고, 500%를 초과할 경우 탄 도금 문제가 발생할 수 있다.
또한, 본 발명에서는 미도시되었으나, 상기 베이스 코일 패턴층(121)의 두께(m)가 제1 코일 패턴층(122)의 두께(n)와 동일할 수도 있다.
본 발명의 또 다른 실시예로서, 3회 전해 도금을 실시하여 베이스 코일 패턴층(121), 제1 코일 패턴층(122) 및 제2 코일 패턴층(123)을 포함하는 제1 코일 패턴(120)을 형성할 수 있다.
도 2를 참조하여 설명하면, 베이스 코일 패턴층(121), 제1 코일 패턴층(122) 및 제2 코일 패턴층(123)의 두께(p, g, r)는, p < g ≤ r 이거나 p < r ≤ g 일 수 있으며, 이에 의해 베이스 코일 패턴층(121)의 두께 p는 제1, 2 코일 패턴층(122, 123)의 두께의 합(g + r)보다 작을 수 있다.
본 발명에서는 이에 한정되지 않고, 베이스 코일 패턴층(121)의 두께(p)가 제1 코일 패턴층(122)의 두께(q)보다 더 두껍게 형성되거나(p > q), 상기 제2 코일 패턴층(123)의 두께(r)가 베이스 코일 패턴층(121) 또는 제1 코일 패턴층(122)의 두께와 같거나 클 수 있다. 물론 베이스 코일 패턴층, 제1 코일 패턴층(121, 122)의 두께보다 작을 수도 있다. 단, 베이스 코일 패턴층(121)의 두께(p)가 제1, 2 코일 패턴층의 두께의 합(g + r)보다는 같거나 더 작아야 한다.
일례로서 베이스 코일 패턴층(121)의 두께가 제1, 2 코일 패턴층의 두께의 합보다 크게 형성되도록 하기 위해서는 저전류 밀도(또는 전압)를 장시간 인가하거나 또는 고전류 밀도(또는 전압)를 단시간에 인가하는 방법을 적용할 수 있는데, 전자의 경우 대량 생산 적용시 생산성이 저하되고, 후자의 경우 탄 도금 문제로 인해 제1 코일 패턴(120)의 외관이 훼손될 수 있기 때문이다. 즉, 상기 제1 코일 패턴(120)에 포함된 베이스 코일 패턴층(121)의 두께는 상기 하나 이상의 제n 코일 패턴층의 전체 두께와 동일하거나 더 작을 수 있다.
또한, 본 발명에서는 상기 실시예들과 관련하여 동일한 시간과 전압의 조건하에 도금 차수, 도금 차수별 전류 밀도 등을 다르게 하여 형성되는 제1 코일 패턴 두께를 확인하는 실험을 진행하였으며, 도 3 및 도 4에 따른 실험 결과를 얻을 수 있었다. 이에 따르면, 인가되는 전류 밀도가 높을수록 베이스 코일 패턴(121) 또는 제n 코일 패턴층의 두께가 두꺼워지는 현상을 확인할 수 있다. 또한, 미도시되었으나, 도금 횟수(또는 차수)와는 무관하게 1차 도금(초기 도금)시 3asd를 초과하는 전류가 인가될 경우, 특히 비아홀에서 빈 공간(void)의 발생 확률이 높음을 확인할 수 있다.
이는, 전해 도금시 해당 도금 조건에 따른 적정 전류 밀도의 초과시, (즉, 본 실험에서는 3asd 전류 밀도를 초과하는 경우) 비아홀의 경계 부분으로 도금이 편중되어 발생하게 되면서 도금 두께 성장률이 비아홀의 다른 부분에 비해 높아지게 된다. 즉, 비아홀의 입구 쪽에서 전도성 물질(예컨대, 구리)의 석출이 더욱 활발해짐에 따라 비아홀 내부가 충진되기 이전에(filled) 입구가 폐쇄되어 비아홀 내부에 빈 공간(void)이 생성되는 것으로 볼 수 있다.
반면, 1차 도금시 3asd 이하, 바람직하게는 2asd 미만으로 적정 전류 밀도 대비 저전류가 인가될 경우에는, 코일 패턴의 두께가 다소 낮으나, 비아홀 경계부와 내면이 균일하게 도금되어 빈 공간(void)의 발생 확률이 미비함을 확인할 수 있다.
또한 도 3의 비교예 1과 같이, 필요한 전기적 특성을 확보할 수 있는 코일 패턴 두께를 형성하기 위해 2차 도금시 1차 도금 전류 밀도보다 약 3배 이상 증가한 전류 밀도를 제공할 경우, 오히려 최표면의 결정립 크기가 작게 형성되어 에칭 레이트(etching rate)도 저하될 수 있다. 이러한 문제를 해소하기 위해 광택제를 적용할 수 있으나, 제조 단가가 상승하므로, 대량 생산에 적합하지 않다. 결과적으로, 초기 도금시 저전류 밀도를 인가하여 전류 밀도차가 동일하거나 크지 않도록 차수별 전류 밀도를 증가시키는 본 실시예에 따른 방법이 적용됨에 따라, 코일 패턴의 비아홀의 빈 공간(void) 발생률을 저하시켜 홀 신뢰성 확보가 가능해지고, 균일한 도금이 이루어지므로, 전기적 특성이 향상된 코일의 제공이 가능해질 수 있다.
즉, 본 실시예에 따르면, 제1 코일 패턴(120)은 베이스 코일 패턴(121)과 제n 코일 패턴층으로 구분되며, 베이스 코일 패턴층(121)의 두께가 2차 도금 이후의 제n 코일 패턴층의 두께의 합보다 동일하거나 작도록 형성될 수 있는 데에 특징이 있으며, 복수의 코일 패턴층은 기재층(110) 상의 베이스 코일 패턴층(121)의 두께 방향으로 제n 코일 패턴층(n은 자연수)을 순차적으로 형성된 형상일 수 있다.
일 예로서, 본 발명에서는 베이스 코일 패턴층의 두께 방향으로 순차적으로 형성된 상기 제n 코일 패턴층의 하부 프로파일은 이전 코일 패턴층의 상부 프로파일을 따라 형성될 수 있다. 일례로서, 도 1 및 도 2에 도시된 바와 같이, 베이스 코일 패턴층(121)의 프로파일, 보다 바람직하게는 상면 프로파일을 따라 제1 코일 패턴층(122)이 형성될 수 있다. 이는 미도시되었으나, 레지스트 패턴층에 의해 제n 코일 패턴층이 순차적으로 형성될 때 폭 방향으로의 성장이 어려우므로, 레지스트 패턴층에 의해 영향을 받지 않는 베이스 코일 패턴층(121)의 상면 프로파일을 따라 제1 코일 패턴층(122)이 형성될 수 있고, 동일한 원리로 제2 코일 패턴층(123)이 형성될 수 있는 것이다.
아울러, 상기 베이스 코일 패턴층(121)의 폭은 제n 코일 패턴층의 폭과 동일하거나 더 넓을 수 있다. 이는 상기에서 설명한 바와 같이 제1 코일 패턴(120)이 완전히 완성된 이후에 제거되는 레지스트 패턴층에 의해 베이스 코일 패턴층 및 제n 코일 패턴층이 폭 방향으로의 성장이 어렵고, 후공정 처리에 의해 상부의 제n 코일 패턴층이 다소 식각될 수 있기 때문이다.
한편, 상기 제1 코일 패턴(120)은 도 1 및 도 2에 도시된 바와 같이 상기 기재층(110)의 일면에 형성될 수도 있으나, 도 5에 도시된 바와 같이, 본 발명의 또 다른 예로서 기재층(110)의 양면에 형성될 수도 있다. 이때 기재층(110)의 양면에 형성된 제1 코일 패턴(120) 및 제2 코일 패턴(160)은, 상기 기재층(110)에 정의된 비아 영역(180)에 형성되어 전도성 물질로 충진된 비아홀(190)에 의해 전기적으로 접속될 수 있다.
아울러, 도 6에 도시된 바와 같이, 스파이럴 형상의 제1 코일 패턴(120)의 일단부에도 비아 영역(180)이 정의되고, 상기 비아 영역(180) 내에는 제1 코일 패턴(120)의 전기적 특성을 고려하여 복수의 비아홀(190)이 형성될 수 있으며, 미도시되었으나 단수의 비아홀(190) 형성도 가능하다.
이때, 상기 비아홀(190)은 베이스 코일 패턴층(121) 및 제n 코일 패턴층이 형성되는 전해 도금 방식을 적용하여 형성될 수 있고, 다수회 도금을 통해 전도성 물질로 충진될 수 있다. 미도시되었으나, 상기 비아홀(190)은 단수 또는 복수의 비아층을 포함할 수 있고, 상기 비아층은 제1 방향, 제2 방향 및 제3 방향 중 어느 하나 이상의 방향으로 형성될 수 있다. 일례로서, 제1 방향을 제1 코일 패턴(120)의 두께 방향, 비아홀(190) 내측의 중심을 향하는 방향을 제2 방향, 상기 제1 방향과 반대 방향을 제3 방향이라고 정의할 때, 제1 비아층이 제1 내지 제3 방향으로 형성되어 기재층(110)을 덮고, 제2 비아층이 제2 방향으로 형성되어 비아홀(190)의 중심을 충진하여 상기 코일 패턴층(120)과 동일한 레벨을 형성할 수 있다.
한편, 상기 비아 영역(180)에는 외부 전극과 접속하는 패드부를 더 포함하고, 상기 패드부는 복수의 패드층(미도시)으로 형성될 수 있다.
본 발명의 또 다른 실시예로서, 도 7에 도시된 바와 같이, 제1 코일 패턴(120) 상에 층간 절연층(200)을 더 형성하고, 상기 층간 절연층(200) 상에 제 3 코일 패턴(210)을 형성하는 구조도 가능하다. 즉, 복수의 상기 제n 코일 패턴들이 인접하는 코일 패턴 사이에 층간 절연층을 더 포함하여 적층됨으로써 고 전자기력을 확보할 수 있는 다층 구조의 코일 장치(100)를 제공할 수 있다.
이때 상기 층간 절연층(200)은 절연성 물질(또는 유전체)로 형성되며, 상기 도금 공법에 의해 도전성 물질이 채워진 비아홀(180)을 통해 각각의 코일 패턴을 전기적으로 연결할 수 있다. 또는 층간 절연층(200) 내에 공간을 형성하여 도전성 부재(예컨대, 솔더볼(solder ball))를 통해 전기적으로 연결되는 것도 하며, 외부 전극과 접속하는 단자 영역을 제외한 코일 패턴 영역 상에 라미네이션, 인쇄, 코팅, 포토 리소그래피 등의 공법으로 형성 가능하다.
또한, 층간 절연층은 단일 계층으로 형성될 수 있지만, 설계에 따라 복수개의 계층으로 형성될 수도 있다. 이 경우, 상부에 위치하는 제a 층간 절연층은 하부에 위치하는 제b 층간 절연층과 그 면적이 같거나, 제b 층간 절연층보다 그 면적이 작을 수 있다.
또한, 도 1, 2에 도시된 바와 같이, 보호층(130)이 제1 코일 패턴(120)을 상기 코일 패턴(120)을 덮도록 형성될 수 있다. 이때 보호층(130)은 인쇄, 코팅, 포토 리소그래피 등의 공법에 의해 형성될 수 있으며, 본 실시예에서는 절연성을 가지는 솔더 레지스트(solder resist)를 소재로 하나, 이에 한정되는 것은 아니다.
이상 도 1 내지 도 7을 참조하여 본 발명에 따른 코일 장치에 대하여 설명하였다. 본 발명에 따른 코일 장치는 다음과 같은 효과를 얻을 수 있다.
첫째, 상부와 하부가 균일한 형상으로 코일 패턴층의 단면적 확장이 가능하다. 따라서 고전자기력을 확보할 수 있으며, 인접하는 패턴 간에 단락(short)을 방지할 수 있다.
둘째, 2층 이상의 다층 코일 제조시, 층간 비아홀의 필(fill) 특성을 확보하는 것이 가능하며, 이를 통해 신뢰성 확보도 가능해진다.
셋째, 다수회의 도금이 진행되나, 도금 조건의 변경이 적으므로 생산성 확보가 가능해진다.
이상 설명한 본 발명에 따른 코일 장치는 인덕터, 커패시터용 코일, 진동 모터용 코일, 스피커용 코일, 안테나 코일, 인덕터 코일 등 다양한 전자 부품에 적용될 수 있다. 또한 박막형 코일 장치는 도금 공법으로 형성되는 코일로서, 점차 소형화되고 있는 카메라 모듈의 액추에이터용 코일로 적용되는 것도 가능하다.
상기에서는 본 발명에 따른 코일 장치(100)의 구조의 실시예를 설명하였다. 후술하는 내용은 상기 코일 장치(100)를 제조하기 위한 방법의 일 예이며, 도 8 및 도 9를 참조하여 설명한다.
도 8을 참조하면, 기재층(110)을 형성한 후(S210), 상기 기재층(110)의 적어도 일면 상에 레지스트 패턴층을 형성한다(S220). 이후 레지스트 패턴층이 형성되지 않은 기재층의 일부 영역에 대하여 2개 이상의 코일 패턴층을 코일 패턴을 형성한 후(S230), 기재층의 일면 상에서 상기 레지스트 패턴층을 제거하는 단계(S240)를 제공한다.
이때 상기 코일 패턴은 2회 이상으로 도금하여 형성하되, 각 회차별 인가되는 전류 밀도 또는 전압은 동일하거나 상이할 수 있다. 보다 상세하게는, 상기 도금시 인가되는 전류 밀도 또는 전압은, 전 회차의 전류 밀도 또는 전압의 크기 대비 100% ~ 500% 증가하여 차 회차 도금시 인가될 수 있다.
한편, 상기 복수의 코일 패턴층을 포함하는 코일 패턴(120, 160)은 기재층(110)의 양면에 형성될 수 있는데, 이 경우, 상기 코일 패턴(120, 160)에는 비아 영역(180)이 정의되고, 상기 비아 영역(180) 내에 비아홀(190)을 형성하는 단계(S250)를 더 포함할 수 있다.
이후, 상기 기재층(110)의 양면의 코일 패턴(120, 160)을 덮도록 보호층(130)을 형성하여(S260) 코일 장치(100)를 제조할 수 있다.
도 9를 참조하면, 코일 패턴(120, 160)이 다층을 이루는 실시예의 제조 방법에 관한 것으로, 앞서 설명이 중복되는 구성을 제외하고 설명한다.
상기 기재층(110) 상에 레지스트 패턴층이 형성되지 않은 영역에 대하여 코일 패턴(110, 120)을 형성한 후(S330), 상기 코일 패턴(120, 160)을 덮도록 층간 절연층을 형성하고(S340), 상기 층간 절연층(200)에 정의된 비아 영역(180) 내에 비아홀(190)을 형성(S350), 인접하는 층간 코일 패턴을 전기적으로 접속시킬 수 있다(S360). 이후, 상기 층간 절연층(200) 상에 제3 코일 패턴(210)을 더 형성한 후(S370), 최외각 코일 패턴(120)을 덮도록 보호층을 형성함(S380)으로써 코일 장치(100)를 제조할 수 있다.
이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 코일 장치 110: 기재층
120: 제1 코일 패턴 121: 베이스 코일 패턴층
122: 제1 코일 패턴층 123: 제2 코일 패턴층
130: 보호층 180: 비아 영역
190: 비아홀

Claims (13)

  1. 기재층; 및
    상기 기재층의 적어도 일면에 형성되는 제1 코일 패턴을 포함하며,
    상기 제1 코일 패턴은 상기 기재층 상에 형성된 베이스 코일 패턴층과 상기 베이스 코일 패턴층 상에 형성된 적어도 하나의 제n 코일 패턴층(n은 자연수)을 포함하고,
    상기 베이스 코일 패턴층의 두께는 상기 제n 코일 패턴층의 전체 두께보다 더 작게 형성되며,
    상기 베이스 코일 패턴층 및 상기 제n 코일 패턴층 중 상하에 위치하는 두 코일 패턴층은 접촉 형성하되,
    상기 베이스 코일 패턴층 상에 형성되는 제1 코일 패턴층의 두께는 상기 베이스 코일 패턴층보다 더 두껍게 형성되는 것을 특징으로 하는 코일 장치.
  2. 제 1 항에 있어서,
    상기 제n 코일 패턴층은 상기 베이스 코일 패턴층 상에서 상기 베이스 코일 패턴층의 두께 방향으로 순차적으로 형성되는 것을 특징으로 하는 코일 장치.
  3. 제 1 항에 있어서,
    상기 베이스 코일 패턴층의 폭은 상기 제n 코일 패턴층의 폭과 동일하거나 더 넓은 것을 특징으로 하는 코일 장치.
  4. 제 1 항에 있어서,
    상기 제n 코일 패턴층 상에 형성되는 층간 절연층; 및
    상기 층간 절연층 상에 형성되는 제2 코일 패턴을 더 포함하여 적층되는 것을 특징으로 하는 코일 장치.
  5. 제 1 항에 있어서,
    상기 기재층 또는 층간 절연층에는 비아 영역이 정의되며, 상기 비아 영역 내에 단수 또는 복수의 비아홀을 형성하는 것을 특징으로 하는 코일 장치.
  6. 제 1 항에 있어서,
    상기 제1 코일 패턴을 덮도록 보호층을 더 포함하는 것을 특징으로 하는 코일 장치.
  7. 제 1 항 내지 제 6 항 중 어느 하나의 항의 코일 장치를 포함하는 것을 특징으로 하는 전자 부품.
  8. 기재층의 적어도 일면 상에 레지스트 패턴층을 형성하는 단계;
    상기 기재층의 적어도 일면상에서 상기 레지스트 패턴층이 형성되지 않는 영역에 베이스 코일 패턴층과 적어도 하나의 제n 코일 패턴층(n은 자연수)을 포함하는 제1 코일 패턴을 형성하는 단계; 및
    상기 기재층의 일면 상에서 상기 레지스트 패턴층을 제거하는 단계를 포함하며,
    상기 제1 코일 패턴이 형성될 때, 상기 베이스 코일 패턴층 및 상기 제n 코일 패턴층 중 상하에 위치하는 두 코일 패턴층은 접촉 형성하되,
    상기 베이스 코일 패턴층 상에 형성되는 제1 코일 패턴층의 두께는 상기 베이스 코일 패턴층보다 더 두껍게 형성되는 코일 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 베이스 코일 패턴층 및 상기 제n 코일 패턴층은 전해 도금 방식으로 형성하되, 각 코일 패턴층을 형성할 때 인가되는 전류 밀도 또는 전압은 동일하거나 상이할 수 있는 것을 특징으로 하는 코일 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제n 코일 패턴층을 형성할 때 인가되는 전류 밀도 또는 전압은, 상기 베이스 코일 패턴층 또는 이전 코일 패턴층의 전류 밀도 또는 전압의 크기 대비 100% ~ 500% 증가하여 인가되는 것을 특징으로 하는 코일 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제1 코일 패턴 상에 층간 절연층을 형성하는 단계; 및
    상기 층간 절연층 상에 제2 코일 패턴을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 코일 장치의 제조 방법.
  12. 제 8 항 또는 제 11 항에 있어서,
    상기 기재층 또는 층간 절연층에는 비아 영역이 정의되고, 상기 비아 영역 내에 적어도 하나의 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 코일 장치의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제1 코일 패턴을 덮도록 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 코일 장치의 제조 방법.
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