CN104733154A - 片式电子组件及其制造方法 - Google Patents

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Abstract

本发明提供了一种片式电子组件及其制造方法，其可通过相对于线圈图案的宽度增大线圈图案的厚度来防止线圈图案之间短路的发生并实现具有高的高宽比(AR)的内线圈。该片式电子组件包括：磁性主体，包括绝缘基板；内线圈部，设置在绝缘基板的至少一个表面上；以及外电极，设置在磁性主体的端表面上，并连接到内线圈部，其中，内线圈部包括设置在绝缘基板上的第一线圈图案和被设置成包覆第一线圈图案的第二线圈图案，比值a/b小于1，其中，a表示第一线圈图案的上表面的宽度，b表示第一线圈图案的下表面的宽度。

Description

片式电子组件及其制造方法
本申请要求于2013年12月18日在韩国知识产权局提交的第10-2013-0158078号韩国专利申请的权益，该申请的公开通过引用包含于此。
技术领域
本公开涉及一种片式电子组件及其制造方法。
背景技术
作为片式电子组件的电感器是与电阻器和电容器一起构成电子电路以去除噪声的代表性无源元件。电感器与使用电磁特性的电容器结合以构成放大特定频带的信号的谐振电路、滤波器电路等。
近来，由于诸如各种通信装置、显示装置等的信息技术(IT)装置的小型化和纤薄化已经加速，对用于将应用于IT装置的诸如电感器、电容器、晶体管等各种元件小型化和纤薄化的技术的研究已经不断地进行。电感器也已经迅速地被具有小尺寸、高密度以及能够自动表面安装的片所替代。已经开发了在线圈图案上形成磁性粉末颗粒和树脂的混合物的薄膜型电感器，其中，通过在薄膜绝缘基板的上表面和下表面上进行镀覆来形成线圈图案。
直流电阻Rdc是电感器的主要特性，它随着线圈的横截面积的增大而减小。因此，为了减小直流电阻Rdc和增大电感值，需要增大内线圈的横截面积。
两种方法通常被用来增加线圈图案的横截面积，即，增大线圈图案的宽度的方法和增大线圈图案的厚度的方法。
在增加线圈图案的宽度的情况下，线圈图案之间发生的短路会明显增加，而且电感器片中能够实现的匝数会减少，导致被磁性材料占据的区域减小，使得电感器的效率可能会劣化并且高电感产品的实现会受限制。
因此，已经需要薄膜电感器的内线圈通过增大线圈图案的厚度而具有高的高宽比(AR)的结构。内线圈的高宽比(AR)表示通过线圈图案的厚度除以线圈图案的宽度得到的值，为了实现相对高的高宽比(AR)，应该抑制线圈图案的宽度的增大，并且需要加快线圈图案的厚度的增大。
然而，在使用阻镀剂通过现有的图案镀覆方法形成内线圈的情况下，为了增大线圈图案的厚度，阻镀剂的厚度应该增大，而且具有增大的厚度的阻镀剂应当具有预定的宽度或更大的宽度以维持其形状，从而导致诸如线圈图案之间的间距增大的问题。
另外，当根据相关技术使用电镀工艺形成内线圈时，由于线圈图案在宽度和厚度方向上生长的线圈图案各向同性生长，线圈图案之间可能会发生短路，并且在实现线圈的相对高的高宽比(AR)方面会存在限制。
发明内容
本公开的一些实施例可提供一种能够通过相对于线圈的宽度相对地增大线圈厚度来防止线圈图案之间的短路的发生并实现高的高宽比(AR)的片式电子组件及其制造方法。
根据本公开的一些实施例，一种片式电子组件可包括：磁性主体，包括绝缘基板；内线圈部，形成在绝缘基板的至少一个表面上；以及外电极，形成在磁性主体的端表面上并连接到内线圈部，其中，内线圈部包括形成在绝缘基板上的第一线圈图案和被形成为包覆第一线圈图案的第二线圈图案，第一线圈图案的上表面的宽度a相对于第一线圈图案的下表面的宽度b的比值a/b小于1。
第一线圈图案的上表面的宽度a相对于第一线圈图案的下表面的宽度b的比值a/b可满足0.5≤a/b<1。
第一线圈图案的横截面可具有下表面的长度大于上表面的长度的在厚度方向上的梯形形状。
第一线圈图案的下表面的宽度b可为90μm至110μm。
第一线圈图案的上表面的宽度a可为70μm至90μm。
内线圈部还可包括包覆第二线圈图案的第三线圈图案。
内线圈部的上表面的宽度a’相对于内线圈部的下表面的宽度b’的比值a’/b’可小于1。
内线圈部可包含从由银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)和铂(Pt)组成的组中选择的一种或更多种。
第一线圈图案和第二线圈图案可由单种金属形成。
内线圈部的高宽比可为1.1或更大。
根据本公开的一些实施例，提供了一种片式电子组件的制造方法，所述方法可包括下述步骤：在绝缘基板的至少一个表面上形成内线圈部；通过在形成有内线圈部的绝缘基板的上部和下部上堆叠磁性层来形成磁性主体；以及在磁性主体的至少一个端表面上形成外电极以连接到内线圈部，其中，在形成内线圈部的步骤中，在绝缘基板上形成第一线圈图案，形成包覆第一线圈图案的第二线圈图案，且第一线圈图案被形成为使得第一线圈图案的上表面的宽度a相对于第一线圈图案的下表面的宽度b的比值a/b小于1。
形成内线圈部的步骤可包括：在绝缘基板上形成具有开口部分的阻镀剂，开口部分用于形成第一线圈图案；通过用导电金属填充开口部分来形成第一线圈图案；去除阻镀剂；以及使用电镀工艺在第一线圈图案上形成第二线圈图案以包覆第一线圈图案。用于形成第一线圈图案的开口部分可被形成为使得开口部分的顶部开口宽度相对于开口部分的底部开口宽度的比值小于1。
第一线圈图案可被形成为使得第一线圈图案的上表面的宽度a相对于第一线圈图案的下表面的宽度b的比值a/b满足0.5≤a/b<1。
第一线圈图案的横截面可具有下表面的长度大于上表面的长度的在厚度方向上的梯形形状。
第一线圈图案的下表面的宽度b可为90μm至110μm。
第一线圈图案的上表面的宽度a可为70μm至90μm。
形成内线圈部的步骤还可包括通过对第二线圈图案执行电镀工艺来形成包覆第二线圈图案的第三线圈图案。
内线圈部可被形成为使得内线圈部的上表面的宽度a’相对于内线圈部的下表面的宽度b’的比值a’/b’小于1。
附图说明
通过下面结合附图进行的详细描述，本公开的上述和其他方面、特征和其他优点会被更加清楚的理解，在附图中：
图1是示出根据本公开的示例性实施例的包括内线圈部的片式电子组件的示意性透视图；
图2是沿图1的线I-I’截取的剖视图；
图3是根据本公开示例性实施例的图2的部分A的放大示意图；
图4是示出根据本公开示例性实施例的片式电子组件的制造方法的工艺图；
图5到图9是顺序地示出了根据本公开的示例性实施例的片式电子组件的制造方法的工艺的图。
具体实施方式
现在将参照附图来详细描述本公开的示例性实施例。
然而，本公开可以以许多不同的形式来举例说明，并且不应被解释为局限于在此阐述的特定实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且这些实施例将向本领域技术人员充分地传达本公开的范围。
在附图中，为了清楚起见，会夸大元件的形状和尺寸，相同的附图标记将始终用于指示相同或相似的元件。
片式电子组件
在下文中，将描述根据本公开的示例性实施例的片式电子组件。例如，将描述薄膜型电感器，但是本公开不限于此。
图1是示出根据本公开的示例性实施例的包括内线圈部的片式电子组件的示意性透视图，图2是沿图1的线I-I’截取的剖视图，图3是根据本公开示例性实施例的图2的部分A的放大示意图。
参照图1至图3，作为片式电子组件的示例，提供了应用在电源电路的电源线中的薄膜电感器100。除了片式电感器之外，该片式电子组件可以作为片式磁珠、片式滤波器等来适当地应用。
薄膜电感器100可包括磁性主体50、绝缘基板20、内线圈部40和外电极80。
磁性主体50可提供薄膜传感器100的外观，可以通过用铁氧体或者金属基软磁材料填充来形成，但形成磁性主体的材料不受具体限制，只要该材料具有磁性即可。
作为铁氧体，可使用公开的铁氧体，例如Mn-Zn基铁氧体、Ni-Zn基铁氧体、Ni-Zn-Cu基铁氧体、Mn-Mg基铁氧体、Ba基铁氧体和Li基铁氧体。
金属基软磁材料的示例可以包括合金，所述合金包含从由Fe、Si、Cr、Al和Ni组成的组中选择的一种或更多种，例如，金属基软磁材料可包含Fe-Si-B-Cr基非晶金属颗粒，但是本公开不限于此。
金属基软磁材料可具有0.1μm至20μm的颗粒直径，它的颗粒可分散在诸如环氧树脂、聚酰亚胺等的聚合物中。
磁性主体50可具有六面体形状。为了清楚的描述本公开的示例性实施例，将定义六面体的方向。图1所示的T、L和W分别指的是厚度方向、长度方向和宽度方向。磁性主体50可具有长方体形状。
形成在磁性主体50中的绝缘基板20可以是例如聚丙二醇(PPG)基板、铁氧体基板、金属基软磁基板等。
绝缘基板20的中心部可具有贯穿的孔，该孔可由诸如铁氧体或者金属基软磁材料等的磁性材料填充，从而在其中形成芯部。用磁性材料填充的芯部可提高电感(L)。
绝缘基板20的一个表面可设置有具有线圈形状图案的内线圈部40，绝缘基板20的另一个表面也可设置有具有线圈形状图案的内线圈部40。
内线圈部40可具有螺旋形的线圈图案，形成在绝缘基板20的一个表面上的内线圈部40和形成在其另一个表面上的内线圈部40可通过绝缘基板20中形成的通路电极45电连接。
内线圈部40可包括形成在绝缘基板20上的第一线圈图案41和被形成为包覆第一线圈图案41的第二线圈图案42。第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b可小于1。
第一线圈图案41的下表面是指其接触绝缘基板20的表面，而第一线圈图案41的上表面是指第一线圈图案的与接触绝缘基板20的表面相反的表面。
由于第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b小于1，因此第一线圈图案41的下表面的宽度b可以大于上表面的宽度a。
在第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b是1或更大的情况下，例如，在下表面的宽度b与上表面的宽度a相等或者比上表面的宽度a窄的情况下，由于使用电镀工艺在第一线圈图案41上形成的第二线圈图案42或第三线圈图案43的各向同性生长，因此会出现诸如线圈图案之间的短路的缺陷，并且在增大线圈的高宽比(AR)方面会存在限制。
例如，第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b可满足0.5≤a/b<1。
第一线圈图案41的下表面的宽度b可为90μm至110μm，第一线圈图案41的上表面的宽度a可为70μm至90μm。
第一线圈图案41的横截面可具有下表面的长度大于上表面的长度的在厚度方向上的梯形形状。
可通过在绝缘基板20上形成图案化的阻镀剂并用导电金属填充开口部分来形成第一线圈图案41。
至于开口部分，例如，它的底部开口宽度比它的顶部开口宽度更宽，从而可以形成第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b小于1的第一线圈图案41。
可通过使用第一线圈图案41作为种子层并执行电镀工艺来形成第二线圈图案42。
可在第二线圈图案42上执行电镀工艺，因此，可在其上进一步地形成包覆第二线圈图案42的第三线圈图案43。
可形成其上表面的宽度a相对于其下表面的宽度b的比值a/b小于1的第一线圈图案41，并可在第一线圈图案41上形成第二线圈图案42和第三线圈图案43以包覆第一线圈图案41，从而增大线圈图案的厚度并防止线圈图案之间短路的发生。因此，可实现具有相对高的高宽比(AR)的内线圈部40。
至于内线圈部40，内线圈部的上表面的宽度a’相对于它的下表面的宽度b’的比值a’/b’可小于1。
内线圈部40的下表面是指它的与绝缘基板20接触的表面，而内线圈部40的上表面是指内线圈部40的与它的接触绝缘基板20的表面相反的最外侧表面，例如，第二线圈图案42的上表面或第三线圈图案43的上表面。
内线圈部40可包含具有优异导电率的金属。例如，内线圈部40可由银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)、铂(Pt)、它们的合金等形成。
第一线圈图案41、第二线圈图案42和第三线圈图案43可由单种金属制成，更具体地，可由铜(Cu)制成。
内线圈部40可包括上表面的宽度a相对于下表面的宽度b的比值a/b小于1的第一线圈图案41以及形成在第一线圈图案41上以包覆第一线圈图案41的第二线圈图案42，并且还可包括形成在第二线圈图案42上以包覆第二线圈图案42的第三线圈图案43，从而可实现相对高的高宽比(AR)，例如，可以展现出1.1或更大的高宽比(AR)(T/W)。
内线圈部40可以被绝缘层30包覆。
可使用公开的方法例如丝网印刷法、光致抗蚀剂(PR)的曝光和显影方法、喷射法等形成绝缘层30。内线圈部40可以被绝缘层30包覆，因此，内线圈部40不会与形成磁性主体50的磁性材料直接接触。
在绝缘基板20的一个表面上形成的内线圈部40的一端可暴露于磁性主体50的在长度方向上的一个端表面，而在绝缘基板20的另一表面上形成的内线圈部40的一端可暴露于磁性主体50的在长度方向上的另一个端表面。
外电极80可形成在磁性主体50的在其长度方向上的两个端表面上，从而连接到暴露于磁性主体50的在长度方向上的两个端表面的内线圈部40。外电极80可延伸至磁性主体50的在厚度方向上的上表面和下表面和/或磁性主体50的在宽度方向上的两个侧表面。
外电极80可包含具有优异导电率的金属。例如，外电极80可由镍(Ni)、铜(Cu)、锡(Sn)、银(Ag)等单独一种或者它们的合金等形成。
片式电子组件的制造方法
图4是示出根据本公开的示例性实施例的片式电子组件的制造方法的工艺图，图5到图9是顺序地示出了根据本公开的示例性实施例的片式电子组件的制造方法的工艺的图。
参照图4，首先，可在绝缘基板20的至少一个表面上形成内线圈部40。
绝缘基板20不受具体限制。例如，作为绝缘基板20，可使用聚丙二醇(PPG)基板、铁氧体基板、金属基软磁基板等，绝缘基板20的厚度可为40μm至100μm。
在形成内线圈部40的方法中，参照图5，可在绝缘基板20上形成具有用于形成第一线圈图案的开口部分61的阻镀剂60。
作为阻镀剂60，可以使用普通的光敏阻止剂膜、干膜阻止剂等，但是本公开并不具体地局限于此。
可以形成用于形成第一线圈图案的开口部分61，使得其顶部开口宽度相对于其底部开口宽度的比值小于1。
参照图6，可通过使用电镀工艺等用导电金属填充开口部分61来形成第一线圈图案41。
第一线圈图案41可由具有优异导电率的金属制成。例如，第一线圈图案41可由银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)或铂(Pt)、它们的合金等形成。
至于第一线圈图案41，第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b小于1，使得下表面的宽度b可比上表面的宽度a宽。
在第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b为1或更大的情况下，例如，在下表面的宽度b与上表面的宽度a相等或者比上表面的宽度a窄的情况下，由于通过电镀工艺在第一线圈图案41上形成的第二线圈图案42或者第三线圈图案43的各向同性生长，因此在线圈中会出现诸如短路的缺陷，并且在增大线圈的高宽比(AR)方面会存在限制。
因此，第一线圈图案41的上表面的宽度a相对于它的下表面的宽度b的比值a/b可满足例如0.5≤a/b<1。
第一线圈图案41的下表面的宽度b可为90μm至110μm，第一线圈图案41的上表面的宽度a可为70μm至90μm。
第一线圈图案41的横截面可具有下表面的长度大于上表面的长度的在厚度方向上的梯形形状。
参照图7，可使用化学蚀刻工艺等去除阻镀剂60。
当阻镀剂60被去除后，其上表面的宽度a相对于其下表面的宽度b的比值a/b小于1的第一线圈图案41可保留在绝缘基板20上。
参照图8，可使用电镀工艺在第一线圈图案41上形成包覆第一线圈图案41的第二线圈图案42。
进一步地，参照图9，可使用电镀工艺在第二线圈图案42上形成包覆第二线圈图案42的第三线圈图案43。
第二线圈图案42和第三线圈图案43可由具有优异导电率的金属制成。例如，第二线圈图案42和第三线圈图案43可由银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)或铂(Pt)、它们的合金等形成。第一线圈图案41、第二线圈图案42和第三线圈图案43可由单种金属形成，例如，可由铜(Cu)制成。
可形成上表面的宽度a相对于它的下表面的宽度b的比值a/b小于1的第一线圈图案41，并可在第一线圈图案41上形成第二线圈图案42和第三线圈图案43以包覆第一线圈图案41，从而促进线圈在其厚度方向上的生长并防止线圈图案之间的短路的发生。据此，内线圈部40可具有相对高的高宽比(AR)。
至于内线圈部40，它的上表面的宽度a’相对于它的下表面的宽度b’的比值a’/b’可小于1，内线圈部40可表现出1.1或更大的相对高的高宽比(AR)(T/W)。
可通过在绝缘基板20的一部分中形成孔并用导电材料填充该孔来形成通路电极45，形成在绝缘基板20的一个表面上的内线圈部40和形成在其另一个表面上的内线圈部40可通过通路电极45彼此电连接。
可使用钻孔工艺、激光加工、喷砂工艺或者冲孔工艺等在绝缘基板20中心部分中形成穿透绝缘基板的孔。
在形成内线圈部40之后，可形成包覆内线圈部40的绝缘层30。可使用诸如丝网印刷法、光致抗蚀剂(PR)的曝光和显影方法、喷射法等公开的方法来形成绝缘层30，但本公开并不限于此。
此后，可通过在其上形成有内线圈部40的绝缘基板20的上部和下部上堆叠磁性层来形成磁性主体50。
可通过在绝缘基板20的两个表面上堆叠磁性层并通过层压法或液体静压法压制堆叠的磁性层来形成磁性主体50。在这种情况下，通过用磁性材料填充孔来形成芯部55。
接着，可在磁性主体50的至少一个端表面上形成外电极80，以连接到被暴露于外电极80的内线圈部40。
可使用包含金属(具有优异的导电率)的导电膏形成外电极80，导电膏可包含例如镍(Ni)、铜(Cu)、锡(Sn)或银(Ag)单独一种或它们的合金等。除印刷法外，可按照外电极80的形状通过浸渍法等来形成外电极80。
与根据本公开的前述示例性实施例的片式电子组件的特征重复的其他特征将被省略。
采用根据本公开的示例性实施例的片式电子组件，通过相对于线圈的宽度增大线圈的厚度，可防止线圈图案之间短路的发生，且可实现具有相对高的高宽比(AR)的内线圈。
因此，可增大线圈的横截面积，可减小直流电阻(Rdc)，并可提高电感。
尽管上面已经示出并描述了示例性实施例，但对于本领域技术人员将明显的是，在不脱离由权利要求限定的本公开的精神和范围的情况下，可以进行修改和改变。

Claims (18)

1.一种片式电子组件，包括：
磁性主体，包括绝缘基板；
内线圈部，设置在绝缘基板的至少一个表面上；以及
外电极，设置在磁性主体的端表面上，并连接到内线圈部，
其中，内线圈部包括设置在绝缘基板上的第一线圈图案和被设置成包覆第一线圈图案的第二线圈图案，
比值a/b小于1，其中，a表示第一线圈图案的上表面的宽度，b表示第一线圈图案的下表面的宽度。
2.如权利要求1所述的片式电子组件，其中，第一线圈图案的上表面的宽度a相对于第一线圈图案的下表面的宽度b的比值a/b满足0.5≤a/b<1。
3.如权利要求1所述的片式电子组件，其中，第一线圈图案的横截面具有下表面的长度大于上表面的长度的在厚度方向上的梯形形状。
4.如权利要求1所述的片式电子组件，其中，第一线圈图案的下表面的宽度b为90μm至110μm。
5.如权利要求1所述的片式电子组件，其中，第一线圈图案的上表面的宽度a为70μm至90μm。
6.如权利要求1所述的片式电子组件，其中，内线圈部还包括被形成为包覆第二线圈图案的第三线圈图案。
7.如权利要求1所述的片式电子组件，其中，内线圈部的上表面的宽度(a’)相对于内线圈部的下表面的宽度(b’)的比值(a’/b’)小于1。
8.如权利要求1所述的片式电子组件，其中，内线圈部包含从由银、钯、铝、镍、钛、金、铜和铂组成的组中选择的一种或更多种。
9.如权利要求1所述的片式电子组件，其中，第一线圈图案和第二线圈图案由单种金属形成。
10.如权利要求1所述的片式电子组件，其中，内线圈部的高宽比为1.1或更大。
11.一种片式电子组件的制造方法，所述制造方法包括下述步骤：
在绝缘基板的至少一个表面上形成内线圈部；
通过在形成有内线圈部的绝缘基板的上部和下部上堆叠磁性层来形成磁性主体；以及
在磁性主体的至少一个端表面上形成外电极以连接到内线圈部，
其中，在形成内线圈部的步骤中，在绝缘基板上形成第一线圈图案，形成包覆第一线圈图案的第二线圈图案，且第一线圈图案被形成为使得比值a/b小于1，其中，a表示第一线圈图案的上表面的宽度，b表示第一线圈图案的下表面的宽度。
12.如权利要求11所述的制造方法，其中，形成内线圈部的步骤包括：
在绝缘基板上形成具有开口部分的阻镀剂，开口部分用于形成第一线圈图案；
通过用导电金属填充开口部分来形成第一线圈图案；
去除阻镀剂；以及
使用电镀工艺在第一线圈图案上形成第二线圈图案以包覆第一线圈图案；
其中，用于形成第一线圈图案的开口部分被形成为使得开口部分的顶部开口宽度相对于开口部分的底部开口宽度的比值小于1。
13.如权利要求11所述的制造方法，其中，第一线圈图案被形成为使得第一线圈图案的上表面的宽度a相对于第一线圈图案的下表面的宽度b的比值a/b满足0.5≤a/b<1。
14.如权利要求11所述的制造方法，其中，第一线圈图案的横截面具有下表面的长度大于上表面的长度的在厚度方向上的梯形形状。
15.如权利要求11所述的制造方法，其中，第一线圈图案的下表面的宽度b为90μm至110μm。
16.如权利要求11所述的制造方法，其中，第一线圈图案的上表面的宽度a为70μm至90μm。
17.如权利要求12所述的制造方法，其中，形成内线圈部的步骤还包括通过对第二线圈图案执行电镀工艺来形成包覆第二线圈图案的第三线圈图案。
18.如权利要求11所述的制造方法，其中，内线圈部被形成为使得内线圈部的上表面的宽度(a’)相对于内线圈部的下表面的宽度(b’)的比值(a’/b’)小于1。
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