KR20130031082A

KR20130031082A - 적층형 인덕터의 제조 방법

Info

Publication number: KR20130031082A
Application number: KR1020110094794A
Authority: KR
Inventors: 이한
Original assignee: 삼성전기주식회사
Priority date: 2011-09-20
Filing date: 2011-09-20
Publication date: 2013-03-28

Abstract

본 발명은 적층형 인덕터의 제조 방법에 관한 것으로, 복수개의 자성체 시트를 마련하는 단계; 상기 자성체 시트에 일정한 두께로 제1내부 도체 패턴을 형성하는 단계; 상기 자성체 시트에 제1내부 도체 패턴과 상이한 크기로 제2내부 도체 패턴을 형성하는 단계; 상기 제1내부 도체 패턴 또는 제2내부 도체 패턴이 형성된 자성체 시트를 적층하는 단계; 및 상기 적층된 자성체 시트를 압착하여 적층체를 형성하는 단계;를 포함한다.
본 발명에 따르면, 자성체 시트에 형성된 내부 전극 패턴의 두께를 다르게 형성하여 적층함으로써, 적층 및 압착 공정 시 두껍게 형성된 내부 전극 패턴이 넓게 퍼져 자성층과 내부 전극 패턴의 접착이 원활이 이루어지므로 박리로 인한 불량 발생을 줄일 수 있다.

Description

적층형 인덕터의 제조 방법{MEHTOD OF MANUFACTURING MULTILAYER INDUCTOR}

본 발명은 적층형 인덕터의 제조 방법에 관한 것으로, 보다 상세하게는 압착시 단차를 해소하고, 소성 공정 진행 후 시트간 분리현상이 발생하는 것을 방지할 수 있도록 한 적층형 인덕터의 제조 방법에 관한 것이다.

적층형 인덕터는 주로 휴대기기 내 DC-DC 컨버터와 같은 전원회로에 사용되며, 개발방향은 소형화, 고전류화, 낮은 직류저항 등에 맞추어져 있다. 현재 DC-DC 컨버터의 고주파화 및 소형화에 따라 기존의 권선형 초크 코일(Choke Coil)을 대신하여 적층형 인덕터의 사용이 증대되고 있다.

여기서, 적층형 인덕터를 고전류가 인가되는 곳에 사용할 경우 직류 저항 성분이 낮아야 하는데, 직류 저항을 낮추기 위해서는 내부 도체 패턴의 인쇄두께를 높여 전류가 통과하는 단면적을 넓히거나 병렬 내부 도체 패턴을 상하로 적층하여 병렬 설계 방식을 적용하여 전류가 원활하게 통과하도록 하는 방법이 있다.

이때, 내부 도체 패턴의 인쇄 두께를 높이는 방식은 내부 도체 패턴의 선폭이 일정할 경우 1회 인쇄 공정으로는 인쇄 두께를 높이는데 한계가 있으므로 1회 인쇄한 내부 도체 패턴에 겹쳐지도록 덧인쇄를 하여 인쇄 두께를 높이는 방식이 사용된다.

그러나, 상기와 같은 경우 내부 도체 패턴의 인쇄 두께가 높아질수록 적층 시 단차가 심해져 압착, 절단 및 소성 공정에서 자성체 시트와 내부 도체 패턴 사이에 박리(Delamination) 현상이 발생할 우려가 있다.

또한, 도 1에서 보는 바와 같이, 종래에는 내부 도체 패턴(10)이 형성된 자성체 시트(20)를 적층하여 내부 도체 패턴(10)을 병렬 설계함으로써, 직류 저항을 낮출 수 있다.

그러나, 종래와 같이 동일한 두께를 가지는 내부 도체 패턴(10)을 병렬로 적층하면 적층 및 압착 공정에서 압력을 가해도 상대적으로 돌출되어 있는 내부 도체 패턴의 중심 부분에만 집중적으로 압력이 가해지게 된다. 이때, 내부 도체 패턴의 가장자리는 단차에 의해 자성체 시트와 접착이 이루어지지 않는 부분(A)이 발생하게 되는데, 이는 이후 가소, 소성 공정 진행 후 박리가 발생하게 되는 문제가 있다.

상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은 내부 전극 패턴이 형성된 자성체 시트의 적층시 내부 전극 패턴의 두께에 의해 자성체 시트와 내부 전극 패턴이 접착되지 않는 박리 현상이 발생하는 것을 억제하는 적층형 인덕터의 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 실시 예에 따른 적층형 인덕터의 제조 방법은 복수개의 자성체 시트를 마련하는 단계; 상기 자성체 시트에 일정한 두께로 제1내부 도체 패턴을 형성하는 단계; 상기 자성체 시트에 제1내부 도체 패턴과 상이한 크기로 제2내부 도체 패턴을 형성하는 단계; 상기 제1내부 도체 패턴 또는 제2내부 도체 패턴이 형성된 상기 복수개의 자성체 시트를 적층하는 단계; 및 상기 적층된 자성체 시트를 압착하여 적층체를 형성하는 단계;를 포함하는 적층형 인덕터의 제조 방법을 제공한다.

여기서, 상기 제2내부 도체 패턴은 제1내부 도체 패턴의 두께보다 두껍게 형성될 수 있다.

또한, 상기 제2내부 도체 패턴이 형성된 자성체 시트의 상부에 제1내부 도체 패턴이 형성된 자성체 시트가 적층될 수 있다.

그리고 상기 제1내부 도체 패턴이 형성된 자성체 시트와 제2내부 도체 패턴이 형성된 자성체 시트가 교대로 적층될 수 있다.

한편, 상기 자성체 시트에 제1내부 도체 패턴과 제2내부 도체 패턴을 전기적으로 연결하기 위한 비아홀을 형성하고, 도전성 재료로 충진하는 단계를 더 포함할 수 있다.

또한, 상기 제1내부 도체 패턴 또는 제2내부 도체 패턴과 전기적으로 접속되며 외부로 표출되는 단자를 형성하는 단계를 더 포함할 수 있다.

그리고 상기 압착된 적층체의 양단에 외부전극을 형성하는 단계를 더 포함할 수 있다.

상술한 바와 같이 본 발명의 실시예에 따른 적층형 인덕터의 제조 방법은 자성체 시트에 형성된 내부 전극 패턴의 두께를 다르게 형성하여 적층함으로써, 적층 및 압착 공정 시 두껍게 형성된 내부 전극 패턴이 넓게 퍼져 자성층과 내부 전극 패턴의 접착이 원활이 이루어지므로 박리로 인한 불량 발생을 줄일 수 있다.

도 1은 종래의 적층형 인덕터의 제조 과정을 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 적층형 인덕터의 제조 과정을 나타낸 단면도.
도 3은 본 발명의 적층형 인덕터의 제조 방법으로 제조된 적층형 인덕터를 나타낸 단면도.

이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.

본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2는 본 발명의 실시예에 따른 적층형 인덕터의 제조 과정을 나타낸 단면도이고, 도 3은 본 발명의 적층형 인덕터의 제조 방법으로 제조된 적층형 인덕터를 나타낸 단면도이다.

도 2 내지 도 3에서 보는 바와 같이, 본 발명의 실시예에 따른 적층형 인덕터의 제조 방법은 복수개의 자성체 시트(200)를 마련하는 단계; 상기 자성체 시트(200)에 일정한 두께로 제1내부 도체 패턴(300)을 형성하는 단계; 상기 자성체 시트(200)에 제1내부 도체 패턴(300)과 상이한 크기로 제2내부 도체 패턴(100)을 형성하는 단계; 상기 제1내부 도체 패턴(100) 또는 제2내부 도체 패턴(300)이 형성된 상기 복수개의 자성체 시트(200)를 적층하는 단계; 및 상기 적층된 자성체 시트(200)를 압착하여 적층체(600)를 형성하는 단계;를 포함하는 적층형 인덕터의 제조 방법을 제공한다.

여기서, 상기 자성체 시트(200)는 전기절연의 성질을 가지는 사각형 형상으로 형성될 수 있으며, Ni-Zn-Cu계 페라이트 또는 Ni-Zn 페라이트 등의 페라이트를 사용하여 형성될 수 있다. 이때, Ni-Zn-Cu 페라이트는 일반적인 인덕터의 사용 주파수인 수 ㎒ 대역에 알맞으며, 880℃~920℃ 정도에서 소성이 가능한 재질이고, Ni-Zn 페라이트는 포화자화값이 크다는 장점이 있다.

또한, 상기 자성체 시트(200)에 후속 단계로 형성되는 제1내부 도체 패턴(300)과 제2내부 도체 패턴(100)을 전기적으로 연결하기 위한 비아홀(미도시)을 형성하고, 도전성 재료로 충진하는 단계를 포함한다.

이어서, 상기와 같이 형성된 자성체 시트(200)의 상부에는 일정한 두께로 제1내부 도체 패턴(300)을 형성할 수 있다. 또한, 다른 자성체 시트(200)에는 상기 제1내부 도체 패턴(300)과 상이한 크기로 형성된 제2내부 도체 패턴(100)이 형성될 수 있다.

여기서, 상기 제2내부 도체 패턴(100)은 제1내부 도체 패턴(300)의 두께보다 두껍게 형성되는 것이 바람직하다.

또한, 본 발명에서는 제2내부 도체 패턴(100)이 제1내부 도체 패턴(300)과 비교하여 두께만 두껍게 형성하는 것을 실시예로 설명하였으나, 두께뿐만 아니라 내부 도체 패턴의 좌우 너비를 길게 형성할 수 있으며, 내부 도체 패턴의 두께와 폭 모두 크게 형성하여도 무방하다.

아울러, 상기 제1내부 도체 패턴(300) 또는 제2내부 도체 패턴(100)과 전기적으로 접속되며 외부로 표출되는 단자(500)를 형성하는 단계를 포함한다.

이때, 상기 제1내부 도체 패턴(300)과 제2내부 도체 패턴(100) 및 단자(500)는 Ag 또는 Cu와 같은 도전성을 가진 분말 기반의 도전성 페이스트로 형성할 수 있다.

다음 단계로, 상기와 같이 제1내부 도체 패턴(300) 또는 제2내부 도체 패턴(100)이 형성된 복수개의 자성체 시트(200)를 적층한다.

여기서, 자성체 시트(200)의 적층시 제2내부 도체 패턴(100)이 형성된 자성체 시트(200)의 상부에 제1내부 도체 패턴(300)이 형성된 자성체 시트(200)가 적층 될 수 있다.

이때, 제2내부 도체 패턴(100)이 형성된 자성체 시트(200)와 제1내부 도체 패턴(300)이 형성된 자성체 시트(200)가 교대로 적층되는 것이 바람직하다.

다음으로, 적층된 자성체 시트(200)를 압착하게 된다.

이때, 적층된 자성체 시트(200)에 압착 압력이 가해지면 제1내부 도체 패턴(300)의 두께에 비해 두껍게 형성된 제2내부 도체 패턴(100)이 압력에 의해 좌우로 퍼지게 되므로 제1내부 도체 패턴(300), 제2내부 도체 패턴(100) 및 자성체 시트(200)가 빈틈없이 접착하게 된다.

즉, 종래에는 동일한 두께로 내부 도체 패턴이 형성된 자성체 시트가 적층되어 적층 및 압착 공정 시 상대적으로 돌출된 내부 도체 패턴의 중심부에만 압력이 가해지고 내부 도체 패턴의 가장자리에는 압력이 덜 가해지게 된다. 따라서, 압력이 덜 가해지는 가장자리는 내부 도체 패턴의 단차로 인하여 내부 도체 패턴과 자성체 시트의 접착이 원활하게 이루어지지 않아 틈이 생기게 되고, 소성 공정 진행 후 박리(Delamination)가 발생하게 되는 문제점이 있으나, 본 발명의 실시예에 따른 적층형 인덕터는 일정한 두께의 제1내부 도체 패턴(300) 상부에 제1내부 도체 패턴(300)의 두께보다 두꺼운 제2내부 도체 패턴(100)이 적층되는 형태로 제1내부 도체 패턴(300)이 형성된 자성체 시트(200)와 제2내부 도체 패턴(100)이 형성된 자성체 시트(300)가 번갈아 적층되면 적층 및 압착 공정 시 가해지는 압력에 의하여 제2내부 도체 패턴(100)이 완만한 경사를 이루도록 넓게 퍼지게 되므로 내부 도체 패턴의 가장자리에서 발생하는 단차를 줄일 수 있다. 따라서, 내부 도체 패턴의 가장자리에 단차에 의해 압력이 덜 가해지는 부분을 줄임으로써, 제1내부 도체 패턴(300), 제2내부 도체 패턴(100) 및 자성체 시트(200) 사이가 빈틈없이 접착하게 되므로 박리가 발생하는 것을 억제할 수 있게 된다.

한편, 상기와 같이 압착되어 형성된 적층체(600)의 양단에 딥(dip)법 등의 수법에 의해 Ag와 같은 도전성 페이스트를 도포하고, Ni, Sn 등으로 도금하여 내부의 단자(500)와 전기적으로 접속되는 외부 전극(400)을 형성함으로써, 적층형 인덕터를 얻을 수 있다.

상기와 같은 제조 방법을 통하여 제조되는 적층형 인덕터는 압력에 의해 제2내부 도체 패턴(300)이 퍼져 제1내부 도체 패턴(100)에 비해 넓은 폭을 가지도록 형성되며, 제1내부 도체 패턴(300)과 제2내부 도체 패턴(100)이 교대로 적층된 구조로 형성된다. 이때, 적층되는 제1 및 제2내부 도체 패턴(100, 300)은 비아홀(미도시)에 의해 전기적으로 연결되어 복수의 권선을 갖는 나선형상으로 내부에 코일이 형성된다. 이때, 상기 내부 도체 패턴(100, 300)이 적층형성되는 적층체(600)의 적층수에 따라 원하는 권선을 갖는 인덕터를 얻을 수 있게 된다. 또한, 상기 적층체(600)의 양단부에는 외부 전극(400)을 마련하여 내부에 형성된 단자(500)와 전기적으로 접속하는 구조로 형성된다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.

그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100 : 제2내부 도체 패턴 200 : 자성체 시트
300 : 제1내부 도체 패턴 400 : 외부전극
500 : 단자 600 : 적층체

Claims

복수개의 자성체 시트를 마련하는 단계;
상기 자성체 시트에 일정한 두께로 제1내부 도체 패턴을 형성하는 단계;
상기 자성체 시트에 제1내부 도체 패턴과 상이한 크기로 제2내부 도체 패턴을 형성하는 단계;
상기 제1내부 도체 패턴 또는 제2내부 도체 패턴이 형성된 상기 복수개의 자성체 시트를 적층하는 단계; 및
상기 적층된 자성체 시트를 압착하여 적층체를 형성하는 단계;
를 포함하는 적층형 인덕터의 제조 방법.
청구항 1에 있어서,
상기 제2내부 도체 패턴은 제1내부 도체 패턴의 두께보다 두껍게 형성되는 적층형 인덕터의 제조 방법.
청구항 1에 있어서,
상기 제2내부 도체 패턴이 형성된 자성체 시트의 상부에 제1내부 도체 패턴이 형성된 자성체 시트가 적층되는 적층형 인덕터의 제조 방법.
청구항 1에 있어서,
상기 제1내부 도체 패턴이 형성된 자성체 시트와 제2내부 도체 패턴이 형성된 자성체 시트가 교대로 적층되는 적층형 인덕터의 제조 방법.
청구항 1에 있어서,
상기 자성체 시트에 제1내부 도체 패턴과 제2내부 도체 패턴을 전기적으로 연결하기 위한 비아홀을 형성하고, 도전성 재료로 충진하는 단계를 더 포함하는 적층형 인덕터의 제조 방법.
청구항 1에 있어서,
상기 제1내부 도체 패턴 또는 제2내부 도체 패턴과 전기적으로 접속되며 외부로 표출되는 단자를 형성하는 단계를 더 포함하는 적층형 인덕터의 제조 방법.
청구항 1에 있어서,
상기 압착된 적층체의 양단에 외부전극을 형성하는 단계를 더 포함하는 적층형 인덕터의 제조 방법.