KR101098568B1 - 패터닝된 유전체 위에 촉매 함유 층을 형성하는 방법 - Google Patents

패터닝된 유전체 위에 촉매 함유 층을 형성하는 방법 Download PDF

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Abstract

금속층은, 촉매가 저변 물질의 증착 동안 적어도 부분적으로 CVD, PVD 또는 ALD에 의해 증착되거나 혼합된다는 점에서, 촉매에 의해 활성화된 저변 물질의 표면 영역에서 도금 공정에 의해 형성될 수 있다. 이러한 방식으로, 우수한 금속 시드층들은 금속화 구조들의 높은 애스펙트 비의 비아들에 형성될 수 있다.

Description

패터닝된 유전체 위에 촉매 함유 층을 형성하는 방법{METHOD OF FORMING A CATALYST CONTAINING LAYER OVER A PATTERNED DIELECTRIC}
본 발명은 일반적으로 집적 회로를 제조하는 분야에 관한 것으로, 특히 무전해 도금과 같은 습식 화학 증착 공정에 의해 트렌치 및 비아와 같은 패터닝된 유전체 위에 금속층을 형성하는 것에 관한 것이다.
집적 회로에서, 트랜지스터, 캐패시터, 저항 등과 같은 다수의 회로 소자들은 일반적으로 실질적인 평면 형태로 적절한 기판 내에 또는 그 위에 형성된다. 다수의 회로 소자들 및 집적 회로에서 요구되는 복잡한 래이아웃 때문에, 일반적으로 개별 회로 소자들의 전기 배선(electrical connection)이 회로 소자가 제조되는 것과 동일한 레벨 내에서 형성되지 않을 수 있으나, 금속화 층이라고도 언급되는 하나 이상의 부가적인 "와이어링(wiring)" 층들을 요구한다. 이러한 금속화 층들은 일반적으로 내부-레벨(inter-level) 전기 배선을 제공하는 금속 라인들을 포함하며, 또한 비아(via)라고도 언급되는 다수의 내부-레벨 배선을 포함하며, 여기서 금속 라인 및 비아는 일반적으로 내부배선(interconnections)이라고도 언급될 수 있다.
현대 집적 회로에서 회로 소자의 피쳐 사이즈의 계속적인 감소로 인하여, 주어진 칩 영역에 대한 회로 소자의 개수, 즉 패키지 밀도 또한 증가되어, 바람직한 회로 기능을 제공하기 위하여 전기 내부배선의 수를 훨씬 더 많이 증가시키는 것이 요구된다. 따라서, 스택된 금속화 층의 개수는 칩 면적당 회로 소자의 개수가 많아짐에 따라 증가될 수 있다. 예를 들어, 정교한 알루미늄-기반 마이크로프로세서에 요구되는 최대 12개의 스택된 금속화 층들의 기계적, 열적, 전기적 신뢰도와 같이, 다수의 금속화 층들을 제조하는 것은 해결되어야 할 상당히 모험적인 문제들을 수반하기 때문에, 반도체 제조자들은 잘 알려진 금속화 금속 알루미늄을, 더 많은 전류 밀도를 허용하여 내부배선의 치수(dimensions)를 감소시키는 금속으로 점진적으로 교체하고 있다. 예를 들어, 알루미늄과 비교할 때, 전자이동에 비해 더 높은 저항 및 현저히 더 낮은 전기 저항의 관점에서 구리의 우수한 특성으로 인하여, 구리는 일반적으로 알루미늄을 교체하기 위한 실용적인 후보로 고려된다. 이러한 장점에도 불구하고, 구리는 반도체 설비에서 구리를 공정하고 처리하는 것과 관련하여 다수의 단점들도 나타낸다. 예를 들어, 구리는 화학 증기 증착(CVD) 및 물리적 증기 증착(PVD)과 같은 잘 확립된 증착 방법들에 의해 많은 양이 기판에 효율적으로 적용되지 않을 수 있으며, 비휘발성 반응 생성물을 형성하는 구리의 특성 때문에 일반적으로 사용되는 이방성 식각 절차에 의해 효과적으로 패터닝되지 않을 수 있다. 구리를 포함하는 금속화 층을 제조하는데 있어, 소위 다마신(damascene) 기술이 바람직하게 사용되며, 여기서 유전층이 먼저 인가되고 이어서 후속적으로 구리로 채워지는 트렌치들 및 비아들을 정의하기 위해 패터닝된다. 구리의 추가적인 주요 단점은 실리콘 이산화물 및 다른 유전체 물질들에서 쉽게 확산되는 경향이다.
따라서, 구리가 민감한 반도체 영역으로 쉽게 이동될 수 있고, 그로 인해 그 영역의 특성이 상당히 변하기 때문에, 주변 유전 물질로 구리가 외방-확산(out-diffusion)되는 것을 실질적으로 방지하기 위하여 구리-기반 금속화와 결합되는 소위 장벽 물질을 사용할 필요가 있다. 트렌치들 및 비아들의 치수는 현재 약 5 이상의 비아의 에스펙트비(aspect ratio)를 갖는 약 0.1㎛ 이하의 폭 및 직경에 접근하고 있기 때문에, 비아들 및 트렌치들의 모든 표면에 의존적인 장벽층을 증착하는 것과, 실질적으로 빈 공간 없이 비아들 및 트렌치들을 구리로 채우는 것은 현대 집적 회로의 제조 분야에서 가장 해결해야 할 문제 중 하나이다.
현재, 구리-기반 금속화 층의 형성은 적절한 유전층을 패터닝하는 단계와, 예컨대, 스퍼터링 증착과 같은 진보된 PVD 기술들에 의해 탄탈륨 및/또는 탄탈륨 나이트라이드로 구성된 장벽층을 증착하는 단계에 의해 수행된다. 5 이상의 애스펙트 비를 가지는 비아에서 10 내지 50nm의 장벽층을 증착하기 위하여, 향상된 스퍼터링 툴들이 일반적으로 사용된다. 그러한 툴들은 타겟 원자들을 타겟으로부터 스퍼터링시킨 후 필요한 만큼의 소량의 타겟 원자들을 이온화시킬 수 있는 가능성을 제공함으로써, 비아에서의 바닥 커버리지 및 측벽 커버리지를 어느 정도 제어할 수 있게 된다. 따라서, 개구(opening)들이 실질적으로 빈 공간-없는 방식으로 바닥에서 시작하여 채워지는 소위 바텀-업(bottom-up) 방식으로, CVD 및 PVD 속도와 비교하여 높은 증착 속도로 비아들 및 트렌치들을 채울 수 있기 때문에, 구리가 비아들 및 트렌치들에 채워지며, 여기서 전기도금은 실용적인 공정 기술로 증명되었다. 일반적으로, 금속을 전기도금하는데 있어, 외부의 전기장은 도금될 표면과 도금 용액 사이에 인가되어야 한다. 반도체 생성을 위한 기판은 일반적으로 기판 주변에서 제한된 영역에 접촉될 수 있기 때문에, 기판을 커버하는 전도층 및 금속이 얹어질 표면들이 제공되어야 한다. 비록 패터닝된 유전체 위에 이전에 증착된 장벽층이 전류 분산 층으로서 동작할 수 있으나, 결정성, 균일성 및 접착 특성(adhesion characteristics)의 관점에서, 현재, 요구되는 전기적 및 기계적인 특성들을 가지는 구리 트렌치들 및 비아들을 얻기 위하여 소위 구리 시드층(seed layer)이 후속적인 전기도금 공정에서 요구된다. 상기 구리 시드층은, 장벽층의 증착에 사용되는 것과 실질적으로 동일한 공정 툴들을 이용하는 스퍼터링 증착에 의해 일반적으로 적용된다.
미래의 디바이스 세대에서 0.1㎛ 이하 치수의 비아에 대하여, 상기 설명된 진보된 스퍼터링 툴들의 커버리지 특성들이 간단한 개발로 보이지 않는 이러한 툴들의 상당한 수정 없이 더욱 향상될 수 없기 때문에, 장벽층 및 시드 층에 대해 요구되는 고도의 컨포머티(conformity)를 갖는 매우 얇은 금속층의 스퍼터링 증착이 제한 인자가 될 수 있다. 특히 시드층의 증착은 PVD에 의해 간단한 방식으로 수행될 수 없는데, 이는 ("오직" 개구의 내부 표면의 충분하고 완전한 커버리지만을 요구하는 장벽층과는 대조적으로) 시드층의 균일도가 후술하는 전기도금 공정들의 균일도를 어느 정도로 결정하기 때문이다. 더욱이, 장벽층에 대해 적절한 극히 얇은 층들을 생성하는 PVD 기술이 시드 층을 형성하는데 적용될 때, 전기 저항을 증가시키고, 그로 인해 후속적인 전기도금 공정의 초기 증착 속도를 감소시킨다.
프린트 배선 기판(printed wire board) 산업에서, 무전해 구리 증착은 일반적으로 비-전도성 패터닝된 구조 위에 구리 층들을 형성하기 위해 주로 사용된다. 무전해 증착은 구리를 환원시키고 상기 구조에 구리층을 증착시키기 위하여 도금 용액에 함유된 물질의 활성 개시를 요구한다. 상기 개시는 촉매 물질 또는, 프린트 배선 기판에서 사용되는 콜로이드를 포함하는 도금 용액에 의해 수행될 수 있다. 비록 콜로이드를 함유하는 도금 용액이 수십 ㎛의 비아들을 가지는 프린트 기판을 코팅하는데 성공적으로 적용될 수 있음에도 불구하고, 상기 증착 방법은 다음과 같은 이유들로 인하여 정교한 집적 회로의 금속화 층에 상당히 부적절하다. 콜로이드 도금 용액은 원하는 회로 피쳐들의 사이즈를 상당히 초과할 수 있는 사이즈를 가지는 클러스터(cluster)들을 쉽게 발생시킬 수 있다. 더욱이, 일반적으로 과다한 구리가 높은 기계적 안정성과 그에 따른 인접 물질로의 구리 접착을 요구하는 화학적 기계적 연마에 의해 제거되기 때문에, 도금된 구리의 접착 특성은 반도체 산업의 요구 사항과 일치하지 않는다. 결과적으로, 클러스터의 형성은, 비록 클러스터의 사이즈가 임계 레벨 이하로 유지된다 하더라도, 감소된 접착성과 함께, 구리 라인들 및 바이들의 전자이동 효과를 증가시킬 수 있고, 그로 인해 덜 바람직한 대응하는 접근 방법을 제공할 수 있다.
상기 설명된 상황의 관점에서, 구리 및/또는 구리 합금 층과 같은 금속 층의 효과적인 형성을 가능하게 하고, 그로 인해 하나 이상의 상기-동일한 문제들을 방지하거나 적어도 감소시키는 기술을 제공하는 것이 바람직하다.
일반적으로, 본 발명은 무전해 도금 증착에 의해 패터닝된 구조 위에 금속 층을 형성하기 위한 향상된 기술에 관한 것으로, 여기서 촉매 물질 즉, 도금 용액에서 증착 금속을 환원시키기 위한 화학 반응을 활성화시키는 물질은, 적어도 CVD 및/또는 PVD 및/또는 원자 층 증착(ALD)에 의한 패터닝된 구조의 표면 부분 위에 제공된다. 이어서, 화학적으로 증착된 금속 층은 상기 패터닝된 구조의 트렌치 및 비아에 벌크(bulk) 금속을 채우기 위하여 전기도금 공정을 위한 시드 층으로서 동작할 수 있다.
본 발명의 예시적인 일 실시예에 따르면, 패터닝된 유전체 위에 금속 층을 형성하는 방법은 적어도 임시적으로 촉매 물질을 포함하는 기체의 증착 대기에서 패터닝된 유전체 위에 제1 물질 층을 증착하는 단계를 포함한다. 제1 물질 층은 증착될 금속의 이온을 포함하는 도금 용액에 노출되며, 여기서 제1 물질 층에 혼합되는 촉매 물질은 금속 이온들을 환원시키고 제1 물질 층에 금속 층을 형성하기 위한 반응을 일으킨다.
본 발명의 다른 실시예에 따르면, 금속화 층을 형성하는 방법은, 화학 증기 증착, 물리 증기 증착 및 원자 층 증착 중 적어도 하나에 의해 패터닝된 구조의 표면 부분들 위에 촉매 물질을 증착하는 단계를 포함한다. 더욱이, 금속 층은 도금 용액을 사용하여 무전해 도금 증착에 의해 패터닝된 구조 위에 형성되며, 여기서 상기 촉매 물질은 도금 용액의 물질들 사이에서 반응을 일으킨다.
본 발명의 다른 예시적인 실시예에 따르면, 집적 회로 내의 금속화 구조는 그 안에 개구가 형성되어 있고 개구 내에 금속들이 채워져 있는 유전층을 포함한다. 더욱이, 적어도 금속과 유전층 사이의 경계면은 플래티넘(platinum), 팔라듐(palladium), 은, 구리 및 코발트(cobalt) 중 적어도 하나를 포함한다.
본 발명의 다른 예시적인 실시예에 따르면, 집적 회로 내의 금속화 구조는 그 안에 개구가 형성되어 있고 개구 내에 금속으로 채워진 유전층을 포함한다. 더욱이, 장벽층은 금속과 유전층 사이에 형성되며, 여기서 적어도 상기 금속과 장벽층 사이의 경계면은 플래티넘, 팔라듐, 은, 구리 및 코발트 중 적어도 하나를 포함한다.
본 발명은 첨부된 도면들과 일치하는 후술하는 설명들을 참조하여 이해될 수 있으며, 동일한 도면 부호는 동일한 요소를 나타낸다.
도 1a-1c는 본 발명의 예시적인 실시예에 따르는 다양한 제조 단계 동안 구리-함유 금속화 구조의 단면도를 개략적으로 도시한다.
도 2는 도 1a-1c에 도시된 금속화 구조를 형성하는데 사용될 수 있는 CVD 또는 ALD를 위한 증착 툴을 개략적으로 도시한다.
도 3은 도 1a-1c에 도시된 금속화 구조의 형성을 위한 촉매 물질 층을 형성하기 위하여 적절히 구비된 PVD 툴을 개략적으로 도시한다.
본 발명은 다양한 변형물과 대체 형상에 적용하기 쉬우나, 본원의 구체적인 설명은 도면에 예시된 방식에 의해 보여지며 여기서 상세히 설명된다. 그러나, 본원에서 특정 실시예들의 설명은 본 발명을 개시된 특정 형태들로 한정하는 것이 아니라, 첨부된 청구항들에 의해 정의된 발명의 사상과 범위 내에 있는 모든 변형물, 균등물과 대체물을 포함한다는 것을 이해해야 한다.
본 발명의 예시적인 실시예는 이하에서 설명된다. 명확성을 위하여, 실제 구현되는 모든 형태들이 상세한 설명에서 기술되는 것은 아니다. 물론 임의의 실제적인 구체화 단계에 있어서, 수많은 구체적인 실행 결정들은 시스템 관련, 사업 관련 제약에 따라 개발자들의 구체적 목적을 성취하기 위해 정해져야 하며, 어떤 실행에서 다른 실행으로 변경될 것이다. 게다가, 그러한 개발 노력은 복잡하고 시간 소비가 따르나, 개시된 내용을 습득한 당업자에게는 일상적인 작업이라는 사실에 유의하여야 한다.
본 발명은 첨부된 도면을 참조하여 설명될 것이다. 비록 반도체 소자의 다양한 영역과 구조들이 매우 정교하고, 샤프한 배치와 프로파일로 도시되었으나, 그 기술에 대한 당업자는 실제로 이러한 영역과 구조가 도면에 나타난 바와 같이 정교하지 않다고 인지한다. 게다가, 도면에 도시된 다양한 형상과 도핑된 영역의 상대적인 사이즈는 제조된 소자의 이러한 형상 또는 영역의 사이즈와 비교하여 확대되거나 감소될 수 있다. 그럼에도 불구하고, 첨부된 도면은 본 발명의 구체적인 예를 설명하기 위해 포함된다. 여기서 사용되는 단어와 어구는 관련된 기술에 있어 당업자가 이해하는 단어 및 어구와 일치된 의미를 갖도록 이해되고 해석되어야 한다. 용어 또는 어구의 특별한 정의 즉, 그 기술에 있어 당업자에 의해 이해되는 일반적이고 관습적인 의미와 구분되는 정의는 여기서의 용어 또는 어구의 일관되는 사용에 의해 함축하고자 하지 않는다. 용어 또는 어구는 특별한 의미 즉, 기술된 당업자에 의해 이해되는 이상의 의미를 갖도록 확장될 때, 그러한 특별한 정의는 직접적이고 뚜렷하게 그 용어와 어구의 특별한 정의를 제공하는 정의 방식으로 발명의 상세한 설명에 언급될 것이다.
본 발명은, 촉매 물질이 CVD, PVD 및 ALD와 같은 진보된 증착 기술을 사용하여 유전체 위에 형성된 유전층 또는 장벽층에 혼합될 수 있다는 개념에 기초하나, 도금 조(bath)와 접촉된 표면 위의 소량의 촉매 물질은 환원되는 반응을 시작하고 금속을 증착시키기에 이미 충분하기 때문에, 촉매 물질의 증착은 커버리지 및 균일성에 관한 엄격한 요구사항들에 맞도록 반드시 요구되지 않는다. 이러한 방식으로, 매우 컨포멀한 금속층이 생성될 수 있고 그에 따라 콜로이드 도금 용액을 사용하는 상기 설명된 무전해 도금 공정의 단점을 피할 수 있으며, 여기서 상기 금속층은 벌크 금속의 증착을 위한 후속적인 전기도금 공정에 대한 시드층으로 사용될 수 있다. 무전해 증착 시드층의 우수한 컨포머티 및 균일성으로 인하여, 후술하는 전기도금 공정은 PVD 증착 시드층에 기초한 공정과 비교하여 우수한 균일성으로 수행될 수 있다. 더욱이, 매우 복잡한 진보된 CVD 및 ALD 기술들과 비교하여, 본 발명에 따른 시드층이 증가된 증착 속도로 형성되며 그에 따라 금속화 층을 형성하는 총 공정 시간이 감소됨과 아울러, 매우 컨포멀한 무전해 증착은 0.1㎛ 이하의 디바이스 치수 스케일링을 가능하게 한다.
후술하는 예시적인 실시예에서, 특히, 구리와 낮은-k 유전체의 혼합물이 집적 회로의 추가적인 개발을 위한 가장 보장할 수 있는 방식을 나타내는 것으로 보이기 때문에, 실리콘 이산화물 또는 진보된 실리콘 디바이스에 대한 낮은-k 유전 물질과 같은 적절한 유전 물질 및 구리를 포함하는 금속화 층으로 언급됨에 더 주목해야 할 것이다. 그럼에도 불구하고, 본원 발명의 원리들은 약 0.1㎛ 이하의 직경의 비아를 가지는 디바이스로 제한되는 것이 아니라, 금속층의 도금 증착이 CVD, PVD 또는 ALD에 의해 수행되는 "건식" 증착을 위한 가망성 있는 대안일 때 임의의 반도체 디바이스들에 적용될 수 있다. 더욱이, 본원 발명은 구리 합금, 주석, 납 등과 같은 구리와 다른 금속들과 혼합하여 적용될 수 있다. 따라서, 본원 발명은 그러한 제한들이 첨부된 청구항에서 언급되지 않는다면, 여기서 개시된 임의의 특정 실시예로 제한되는 것으로 생각되어서는 안 된다.
도 1a-1c 및 3을 참조하여, 추가적인 예시적인 본 발명의 실시예들이 더욱 상세히 설명될 것이다. 도 1a에서, 금속화 구조(100)는 예컨대 구리를 포함하는 금속 영역(103), 제1 장벽층(105), 및 제2 장벽층(106)으로 구성된 금속 라인(104)을 포함하는 제1 유전층(102)이 형성된 기판(101)을 포함한다. 금속 라인(104)은 금속 라인(104)이 다마신(damascene) 방식으로 전형적인 구조를 표현한다는 점에서 단지 예시적이다. 그러나, 금속 라인(104)은 연결되는 비아 또는 트렌치의 형성을 요구하는 어떠한 회로 소자도 표현할 수 있다. 예를 들어, 실리콘 이산화물 또는 낮은-k 물질을 포함하는 제2 유전층(107)은 제1 유전층(102) 위에 형성되며, 여기서 상기 금속 영역(103)에 연결된 비아(108)는 제2 유전층(107)에 형성된다. 장벽층(109)이 유전층(107) 상에 형성되고, 그리고 비아(108)의 내부 표면 영역(110) 상에 형성된다. 장벽층(109)은 요구되는 장벽 및 접착 특성을 제공하기 위한 하나 이상의 서브-층들을 포함할 수 있다. 예를 들어, 장벽층(109)은 특히 상기 비아(108)의 바닥 코너(111)에서 표면 영역들(110)을 손쉽게 완전히 커버하는 두께를 가지는 탄탈륨 층 및/또는 탄탈륨 나이트라이드 층을 포함할 수 있다.
장벽층(109)은 적어도 표면 영역들(110)로부터 떨어져 마주하는 표면 부분에서 촉매 물질(112)을 포함하며, 여기서 촉매 물질은 후속 금속 층의 증착을 위해 도금 용액에 함유된 환원제(reducing agent)와 금속 소금(metal salt) 간의 화학 반응을 일으킬 수 있도록 선택되며, 이하에서 설명될 것이다. 구리 또는 구리 합금이 무전해 도금에 의해 증착되는 경우에, 촉매 물질은 플래티넘 및/또는 팔라듐 및/또는 구리 및/또는 은 및/또는 코발트 등을 포함할 수 있다. 일부 실시예에서, 촉매 물질(112)은 장벽층(109) 위의 실질적으로 연속적인 층으로서 제공될 수 있는 반면, 다른 실시예에서, 소량의 촉매 물질(112)은 장벽층(109)에 혼합되어 적어도 장벽층(109)의 표면이 장벽 물질에 관해 약 0.01 이상의 화학량적 비율로 촉매 물질(112)을 함유한다.
추가적인 예시적인 실시예로서, 비아(108)에 증착될 금속이 유전층(107)에 충분히 접착되고 상승된 온도에서 실질적으로 확산되지 않을 때, 장벽층(109)은 유전층 또는 제2 유전층(107)의 표면층을 나타낼 수 있다. 예를 들어, 실리콘 나이트라이드는 구리 확산에 관한 우수한 장벽 특성을 제공하며, 실리콘 나이트라이드의 상대적으로 높은 k에 의해 야기되는 기생 커패시턴스가 문제되지 않을 때 유전체 확산 장벽층로서 사용될 수 있다.
금속화 구조(100)를 형성하는 전형적인 공정 흐름은 다음의 공정들을 포함할 수 있다. 제1 유전층(102)에 금속 라인(104)을 제조한 후, 제2 유전층(107)이 예컨대 CVD에 의해 증착되며, 여기서 부가적인 식각 중단 층(도시되지 않음)은 유전층(107)을 형성하기 전에 증착될 수 있다. 후속적으로, 비아(108)는 적절한 포토리소그래피 및 이방성 식각 기술에 의해 형성된다. 따라서, 장벽층(109)은 도 2 및 3을 참조하여 상세히 설명될 적절한 증착 기술에 의해 형성된다.
도 2는 화학 증기 증착에 의해 물질층을 증착하도록 구성되는 증착 툴(200)을 개략적으로 도시한다. 툴(200)은 공정 챔버(201) 내에서 바람직한 압력을 능동적으로 유지하도록 된 펌프 소스(203)에 연결되는 배기구(outlet)(202)을 가지는 공정 챔버(201)를 포함한다. 기판 홀더(204)는 샤워 헤드(205) 아래에 정렬되며, 도입구(inlet)(207)을 통해 차례로 전구체(precursor)와 캐리어 기체(206)에 접촉된다. 기판 홀더(204) 및 공정 챔버(201)는 기판에 관해 요구되는 증착 조건 및 챔버(201) 내의 적절한 증착 대기를 획득하도록, 공정될 기판 위 및 챔버(201) 내부 각각에 바람직한 온도를 형성하도록 구성된다. 편의상, 라디에이터(radiator) 및/또는 히터와 같은 대응 수단들이 도시되지 않는다. 더욱이, 샤워 헤드(205)는 플라즈마 CVD 공정에 요구되는 플라즈마 환경을 생성하기 위하여 플라즈마 여기(excitation) 수단(도시되지 않음)을 포함할 수 있다.
동작 시, 패터닝된 유전층(107)이 형성되는 기판(101)과 같은 기판이 기판 홀더(204) 위에 탑재되고, 펌프 소스(203)는 수증기 상태에 특유한 전구체(precursor)를 유지하기 위해 요구되는 압력을 형성하도록 동작된다. 예를 들어, 장벽층(109)은 티타늄 나이트라이드 층으로 형성될 수 있으며, 그에 따라 유기금속 전구체들로부터 증착될 수 있다. 다른 실시예로서, 장벽층(109)은 실질적으로 탄탈륨 나이트라이드로 구성될 수 있으며, 적절한 탄탈륨 나이트라이드 전구체들은 소스(206)에 의해 공급될 수 있다. 주어진 일련의 파라미터들에 대한 증착 속도가 미리 결정될 수 있기 때문에, 장벽층(109)에 대한 최초 장벽 물질을 증착하는 공정은, 특히 바닥 코너(111)에서 장벽층(109)의 바람직한 두께가 형성될 때까지 수행될 수 있다. 이어서, 촉매 물질(112)을 포함하는 전구체는 장벽층(109)의 증착이 계속되도록 증착 대기에 부가됨과 아울러, 그 표면 부분에서 촉매 물질이 혼합된다. 촉매 함유 전구체에 대한 적절한 후보들은 Pt(hfac)2(hexafluoroacetylacetonate platinum) 또는 플래티넘이 팔라듐으로 대체된 유사한 혼합물 형태의 합성물이다. 상기에서 언급한 바와 같이, 이미 촉매(112)의 트레이스가 후속적인 전기화학 공정에서 장벽층(109)의 표면을 충분히 활성화시킬 수 있기 때문에, 소량의 촉매 함유 전구체만이 전구체를 함유하는 장벽 물질과 혼합될 수 있다. 다른 실시예로서, 장벽층(109)은 요구되는 두께로 증착되며, 그 후 촉매 물질(112)이, 사용되는 촉매 함유 전구체를 위해 맞춰진 증착 대기에서 증착된다. 장벽층(109) 위의 촉매 물질(112)의 연속적인 층이 요구되지 않기 때문에, 촉매 물질(112)의 증착은 일 실시예에서 공정 챔버(201)의 정교한 세정 및 다른 증착 툴을 사용함 없이 장벽층(109)의 증착을 중단한 후 즉시 수행될 수 있다. 적절한 압력 및/또는 온도 조건들은 촉매 함유 전구체를 공급하는 동안 설정될 수 있거나, 장벽 증착 이후 및 촉매 함유 전구체의 공급 이전에 조절될 수 있다. 소량의 촉매(112)가 요구되기 때문에, 증착 시간은 대략 1-10초의 범위 내에 있을 수 있다. 예를 들어, 약 5-15% 및 일부 실시예에서 약 10%의 장벽층(109)과 같은 저변 물질에 관한 촉매 물질(112)의 표면 커버리지는 후속적인 도금 공정에서 요구되는 활성화 특성들을 제공하기에 충분할 수 있다. 촉매 함유 전구체의 양은 바람직한 정도의 표면 커버리지를 획득하도록 선택된다.
다른 실시예로서, 촉매 물질(112)은 실질적으로 연속적인 층으로서 제공될 수 있고, 그에 따라 장벽층(109)의 표면 부분을 형성할 수 있다. 이 실시예는 장벽 층(109)에 형성될 금속에 관하여 촉매 물질이 우수한 접착 및/또는 장벽 특성들을 보여줄 때 바람직할 수 있다.
다른 실시예로서, 입자들 및 입자들의 전기 저항의 발생 없이 층 증착의 컨포머티의 관점에서의 제약은, 금속화 구조(100)의 다양한 토포그래피(topography)와, 종종 구리 금속 라인에서 장벽층으로 사용되는 탄탈륨 나이트라이드와 같은 특정 장벽 물질에 대하여 효과적으로 충족되지 않을 수 있다. 이러한 경우에, 원자 층 증착 (ALD) 기술은 CVD에서 사용되는 반응성 기체의 혼합에 의해 야기되는 그 어떠한 입자들을 발생시킴 없이 높은 애스펙트 비의 비아에서도 우수한 컨포머티를 가지는 얇은 막을 성장시킬 수 있는 능력으로 인하여 우수한 기술적 후보가 된다. 더욱이, ALD 및 플라즈마 ALD는 공정의 디지털 특성으로 인한 원자 스케일로 층 두께를 제어하도록 하며, 각각의 증착 사이클은 탄탈륨 나이트라이드와 같은 바람직한 장벽 물질을 증착시키기 위해 기판의 표면에서 반응하는 적어도 두 개의 반응물을 연속적으로 제공할 것을 요구한다. ALD 공정 또는 플라즈마 ALD 공정에 대하여, 원리적으로, 도 2를 참조하여 설명된 것과 유사한 증착 툴이 사용될 수 있으며, 이는 이하의 설명에서 증착 툴(200)이라고도 언급될 수 있다.
제1 사이클 동안, TBTDET((Net2)3Ta)와 같은 탄탈륨 나이트라이드 전구체는 아리곤과 같은 캐리어 기체에 의해 기판(100)에 적절한 기압으로 공급된다. 그 후, 세정 단계가 수행될 수 있고, 이어서 환원 기체를 공급할 수 있거나, 플라즈마 ALD 공정에서, 환원 래디컬(reducing radical)들이 플라즈마에 의해 발생될 수 있다. 예를 들어, 수소 또는 암모니아 플라즈마는 금속화 구조(100)에 탄탈륨 또는 탄탈륨 나이트라이드 층을 형성하기 위해 확립될 수 있다. 그 후, 추가적인 세정 단계가 수행될 수 있으며, 상기 시퀀스는 바람직한 두께가 얻어질 때까지 반복될 수 있다. 이어서, Pt(hfac) 또는 Pd(hfac)와 같은 촉매 함유 전구체는, 일단 적절한 증착 온도 및 압력이 형성되면 공정 챔버 내에 유입될 수 있다. (촉매 증착의 지속 시간에 의존하는) 연속적이거나 연속적이지 않을 수 있는 촉매 물질 층(112)이 장벽층(109) 위에 형성된다.
다른 실시예로서, 플라즈마에 의해 생성되는 플래티넘 또는 팔라디움과 같은 촉매 원자들은 후속적인 구리의 전기화학 증착을 위해 활성화된 표면을 형성하도록 장벽층(109)에 혼합될 수 있다. 추가적인 실시예로서, 최종 증착 사이클 중 하나 이상은 소량의 촉매 함유 전구체의 존재 하에서 수행되어, 전술한 바와 같은 표면 커버리지를 얻을 수 있는 바, 그럼으로써 증착 속도(deposition kinetics), 나아가 상기 층(109)의 장벽 특성에 현저한 영향을 끼침 없이 상기 층(109)에 촉매(112)의 트레이스를 혼합(incorporate)시킬 수 있게 된다. 예를 들어, 소량의 촉매 함유 전구체는 장벽 전구체의 공급 동안 및/또는 환원제의 공급 동안 및/또는 간헐적으로 수행되는 세정 단계 동안에 부가될 수 있다. 결과적으로, 소량의 촉매 함유 전구체 기체의 부가적인 공급을 제외하고, 장벽층(109)의 증착을 위한 공정은 우수한 공정 성능 및/또는 장벽층(109)의 향상된 특성을 획득하도록 선택된 공정 파라미터들을 사용하여 수행될 수 있다. 촉매를 혼합하기 위한 증착 시간은 약 10-30 초의 범위에 있을 수 있다.
도 3을 참조하여, 추가적인 실시예들이 설명될 것이며, 여기서 장벽층(109) 및 촉매 물질은 스퍼터링 증착과 같은 물리 증기 증착(PVD)에 의해 수행된다. 도 3에서, 스퍼터링 증착 툴(300)은 적절한 펌프 소스(도시되지 않음)에 연결되는 배기구(302)와, 전구체 기체 및 캐리어 기체(도시되지 않음)에 연결되는 도입구(307)를 포함하는 공정 챔버(301)를 포함한다. 기판 홀더(304)는 원자들을 이온화하고 이를 접지 전위에 전기적으로 연결되는 기판 홀더(304)에 탑재된 기판 위에 전달하도록 구성되는 이온화 수단(303)의 아래에 배치된다. 플라즈마 여기 수단(306)은 일 실시예에서 탄탈륨과 같은 장벽 물질의 구성요소(308)로 구성되는 스퍼터링 타겟(305)에 근접하게 위치되며, 여기서 티타늄, 팔라듐 등과 같은 촉매 물질(309)이 분산된다. 장벽 물질(308)과 촉매(309) 사이의 비율은 약 100:5의 범위에 있다. 촉매(309)는 적어도 타켓(305)의 표면 부분에서 실질적으로 균일하게 분포될 수 있고, 용어 "균일한 분포"는 타겟(304)의 광역 스케일에 관한 것이며, 촉매 원자들의 실질적으로 균일한 방출 즉, 주어진 일련의 스퍼터링 툴(300)의 동작 조건들에 대하여 타켓(305)에서 스퍼터링된 실질적으로 일정한 개수의 촉매 원자들이다. 따라서, 촉매 물질(309)은 스퍼터링 속도가 주어진 툴 동작 조건들에 대해 실질적으로 일정한 동안은 연속적이거나 불연속적인 양으로 제공될 수 있으며, 여기서 주어진 툴 동작 조건에 대한 증착 대기에서의 촉매 원자의 비율은 타겟(305)에서의 장벽 물질(308)과 촉매 물질(309)의 비율에 의해 결정된다.
다른 실시예로서, 타겟(305)은 장벽 물질(308)로 구성된 하나 이상의 부분 및 촉매 물질(309)로 구성된 하나 이상의 부분들로 형성될 수 있으며, 여기서 하나 이상의 장벽 물질 부분들(308) 및 하나 이상의 촉매 부분들(309)의 표면 영역들의 비율은 실질적으로 타겟(305)에 충격을 줌으로써 방출되는 스퍼터링 원자들의 비율을 결정한다. 일 실시예로서, 촉매 물질(309)은 실질적으로 디스크-형태의 타겟(305)의 주변에 배치될 수 있으며, 가능하다면 자석 조립(미도시)과 결합되는 플라즈마 여기 수단(306)은 타겟(305) 주변을 가격하는 입자들의 양을 조절하기 위해 동작될 수 있고, 그에 따라 방출된 촉매 물질(309)의 양을 조절할 수 있다. 다른 실시예로서, 타겟(305)은 촉매 물질(309)의 하나 이상의 부분들을 커버하여 방출되는 촉매 원자들의 양을 조절하는 제어가능한 차폐물(도시되지 않음)을 포함할 수 있다.
상기 증착 툴(300)은 단지 예시적인 특성이므로 어떠한 다른 적절한 스퍼터링 툴도 사용될 수 있음을 인식되어야 한다. 예를 들어, 몇몇 종래의 툴들은 빈 캐소드 구성을 구비할 수 있으며, 여기서 캐소드 즉, 타겟은 기판 홀더(304)에 접근하는 원자들 및 이온들에 대한 고도의 시준(collimating)을 얻기 위해 형성된다. 다른 툴에서, 어떠한 타입의 시준기(collimator)도 타겟(305)과 기판 홀더(304) 사이에 배치될 수 있어 높은 애스펙스 비의 비아들 및 트렌치들을 가지는 회로 토포그래피가 요구되는 기판 위에 실질적으로 수직인 타겟 이온의 충격이 가해진다. 이러한 툴들에서, 촉매 물질(309)은 시준기에 부가적으로 또는 대안적으로 제공되어 타겟(305)의 구성을 단순화할 수 있는 바, 이는 타겟(305)에서 촉매 물질(305)이 거의 필요로 되지 않거나 아예 불필요하기 때문이다. 다른 스퍼터링 툴에서, 장벽 물질(308) 및 촉매 물질(309)은 플라즈마를 발생시키기 위하여 대응 코일에 코팅될 수 있다. 촉매 물질(309)의 배치에 관하여, 동일한 기준이 도 3에 도시된 타겟(305)을 참조하여 상기에서 주어진 바와 같이 적용된다.
작동하는 동안, 플라즈마 여기 수단(306)에 공급되는 전력, 이온화 수단(303)에 공급되는 전력, 챔버(301) 내의 압력 등과 같은 공정 파라미터들은 요구되는 방향성을 가지는 타겟 이온 및/또는 원자 충격을 획득하기 위해 조절된다. 하나 이상의 상기 설명된 실시예들에 따른 촉매 물질(309)의 배치로 인하여, 이 촉매 물질의 구체적인 퍼센트는 기판 홀더(304)를 둘러싸는 대기에도 존재하며, 상기 기판(101)과 같은 기판이 기판 홀더(304) 위에 놓인다. 따라서, 촉매 물질(309)이 또한 증착되어 장벽층(109)에 혼합되고, 그에 따라 몇몇 실시예에서 상기 장벽층(109)의 전체 두께를 통해 실질적으로 균일하게 분포될 수 있는 부분(112)을 형성한다.
다른 실시예에서, 촉매 물질(309)의 방출은 예컨대, 상기 설명된 바와 같이 타겟(305)의 하나 이상의 촉매 함유 부분들을 일시적으로 차단함으로써 제어될 수 있다. 결과적으로, 촉매 물질(309)의 증착은 증착 공정의 최종 단계 동안 바람직하게 증착될 수 있어, 장벽층(109)에서의 촉매 물질(112)이 실질적으로 상기 장벽층의 표면 영역에서 형성되며, 그에 따라 장벽층(109)의 전반적인 특성에 지나치게 영향을 주지 않으면서 요구되는 촉매 특성을 제공할 수 있다.
추가적인 실시예에서, 장벽층(109)은 장벽층(109)에 나이트라이드 층 또는 나이트라이드 서브-층을 형성하기 위하여, 예컨대 질소를 함유하는 적절한 전구체 기체의 존재 하에서 증착될 수 있다. 유사하게, 증가된 표면 영역의 다공성 상태(porous-like state)에서의 플래티넘, 팔라듐, 은, 구리, 코발트와 같은 촉매 물질(309)을 함유하는 적절한 전구체 기체는, 장벽층(109)에 촉매(309)를 혼합하고 부분(112)을 형성하기 위해 영구적으로 또는 최종 상태 동안에 첨가될 수 있다. 상기 장벽층(109)에 혼합되는 촉매(309)의 양은 챔버(301)의 증착 대기에 부가되는 촉매 함유 전구체의 양 즉, 유속(flow rate) 및/또는 촉매 함유 전구체를 제공하는 지속 시간에 의해 제어될 수 있다. 일 실시예로서, 플래티넘 또는 팔라듐 함유 hfac 복합물은 CVD-유사 공정에 대하여 약 2-10초, 그리고 촉매(309)를 증착하는 ALD-유사 공정에 대해 약 10-30초의 범위 내의 시간 간격 동안 약 10-100sccm의 유속으로 첨가될 수 있으며, 챔버(301)내의 압력은 약 0.15Torr의 촉매 함유 전구체의 기체 압력 이하로 잘 유지된다. 일 실시예로서, 장벽층(109)의 증착은 바람직한 혼합물 및 두께가 획득되어 장벽층(109)의, 요구되는 특성 및 품질이 보증될 때까지 잘 확립된 공정 파라미터들로 수행된다. 따라서, 촉매 함유 전구체는 장벽층(109)의 표면에서 실질적으로 상기 부분(112)을 형성하기 위하여 첨가되어, 층(109)의 장벽 특성을 보존한다.
본 발명은 장벽층(109)으로서 탄탈륨, 티타늄, 탄탈륨 나이트라이드 또는 티타늄 나이트라이드 층들로 제한되어서는 아니되나, 현재 및 미래의 금속화 구조에서 요구되는 어떠한 적절한 층 또는 층 스택에도 적용될 수 있음에 주목해야 한다. 촉매 및/또는 촉매 함유 전구체를 포함하는 적절한 스퍼터링 타겟은 고려 중에 있는 증착 공정에 따라 사용될 수 있다. 몇몇 경우에, 장벽층 스택의 복잡성에 따라 둘 이상의 증착 단계에서 장벽층(109)의 증착을 분류하는 것이 편리하거나 필요할 수 있어, 오직 최후의 증착 단계는 장벽층(109)에 촉매 물질을 첨가하도록 요구된다. 다른 실시예로서, 실질적으로 표면 영역에서 촉매 물질(112)을 포함하는 장벽층(109)을 형성하기 위한 하나 이상의 단계들을 포함하는 대응하는 형성 시퀀스의 마지막 단계로서 촉매 물질의 증착을 수행하기에 적절하다고 생각될 수 것이다. 특정한 일 실시예로서, 촉매 부분(112)을 형성하기 위해 상기 촉매 물질을 증착하기 위한 마지막 단계는, 진공을 유지하면서 장벽층(109) 또는 그 일부분을 형성하기 위한 선행 단계로서 동일한 공정 챔버에서 수행된다. 예를 들어, 증착 챔버가 스퍼터링 증착, 플라즈마 CVD 및 플라즈마 ALD에 대한 일반적인 케이스로서 플라즈마 여기 수단을 포함할 때, 촉매 함유 플라즈마 대기가 형성될 수 있고 장벽층(109)은 촉매에 의해 "도핑"될 수 있으며, 예컨대 촉매 이온의 양 및/또는 투과 깊이는 플라즈마와 기판 사이에 인가되는 바이어스 전압 및 플라즈마 특성에 의해 제어될 수 있다. 이러한 방식으로, 바람직한 양의 촉매가 제어가능한 깊이에서 장벽층(109)에 혼합될 수 있으며, 10nm 이하의 장벽층 두께를 가지는 매우 정교한 금속화 구조에 대해 바람직할 수 있다. 혼합된 촉매의 양 및/또는 깊이를 제어함으로써, 층(109)의 장벽 및 접착 특성은 실질적으로 부정적 영향을 받지 않을 수 있다.
몇몇 실시예에서, 장벽층(109)을 형성하기 위한 프로세스 시퀀스에 따르면, 상기 설명된 증착 기술 즉, CVD, ALD 및 PVD 중 둘 이상을 결합하기에 적절할 수 있으며, 이러한 기술 중 하나 이상으로, 상기 촉매 부분(112)은 상기 설명된 방식으로 형성될 수 있다.
도 1b를 참조하면, 금속화 구조(100)는 특정한 일 실시예에서 후속적인 증착 공정을 위한 시드 층으로 동작하는 구리층과 같은 금속층(113)을 포함한다. 금속층(113)은 증착될 금속의 소금 및 환원제를 함유하는 전해조(도시되지 않음)에 금속화 구조(100)를 노출시킴으로써 무전해 증착에 의해 형성된다. 예를 들어, 구리 층에 대하여, 구리, EDTA NaOH 및 HCHO, 또는 구리, KNa 타르타르산염, NaOH, HCHO와 같은 현재 이용가능하고 승인된 조(bath) 혼합물 중 어떠한 것도 사용될 수 있다. 장벽층(109)의 촉매 부분(112) 때문에, 증착 반응은 우수한 결정성을 가지는 매우 균일한 금속 증착을 자동적으로 시작하며 유도한다. 금속층(113)의 두께는 전해조에 금속화 구조(100)를 노출하기 위하여 시간 간격을 조절함으로써 쉽게 조절될 수 있다. 예컨대, 스퍼터링 증착 또는 CVD와 같이, 매우 높은 애스펙트 비의 비아에 구리 시드를 형성하기 위한 종래의 증착 방법과 비교하여, 상당히 더 높은 증착 속도가 무전해 도금에 의해 얻어지는 것과 아울러, 스퍼터링 증착으로는 실제로 거의 가능하지 않을 정도의 높은 컨퍼머티를 제공한다.
금속층(113)의 형성 공정을 최적화하기 위하여, 다수의 테스트 실행들은 바람직한 정도의 컨퍼머티 및 품질의 금속층(113)과 급격히 반응하는 장벽층(109)에서 촉매 물질(112)의 타입 및 적절한 양을 결정하기 위해 실행될 수 있다. 예를 들어, 도 1a를 참조하여 상술되는 층(109)의 플래티넘 및 장벽 물질의 비율은 0.1㎛ 직경 및 1㎛ 이상의 깊이의 비아들 내에서 약 5-20초의 시간 간격으로 약 2-50nm의 범위에서 두께를 가지는 구리층이 형성되는 것을 가능하게 한다.
도 1c는 전기도금에 의해 비아(108)를 금속으로 채운 후의 금속화 구조(100)을 개략적으로 도시하며, 그에 따라 상기 구조(100) 상부의 과잉 금속층(114)을 형성한다. 상기 금속 채움 공정은 잘 형성된 "바텀-업(bottom-up)" 전기도금 증착 기술에 의해 수행될 수 있으며, 여기서 금속화 구조(100)는 실질적으로 비아(108)에 빈 공간 및 틈 없이 금속의 매우 비-컨포멀한 증착을 보장하는 적절한 부가물을 포 함할 수 있는 전기도금 조(도시되지 않음)에 삽입된다. 그로 인해, 시드층으로서의 역할을 하는 금속층(113)은, 실질적으로 균일한 두께와 그에 따른 상기 층(113)에 의한 전류 분배로 인하여 전기도금 공정의 채움 능력을 향상시킬 수 있다. 이어서, 과잉 금속층(114)은 CMP와 같은 임의의 적절한 공정에 의해 제거될 수 있으며, 여기서 상기 비아(108)에 채워진 금속의 기계적 안정성은 시드층의 전기화학적 형성 없이 실질적으로 종래의 금속화 시퀀스에서와 동일한 품질을 나타낼 수 있거나, 높은 애스펙트 비의 비아에서 스퍼터링 증착에 의해 형성되는 시드층과 비교되는 금속층(113)의 향상된 특성으로 인하여 우수한 안정성을 보여줄 수 있다. 상기 지적한 바와 같이, 장벽층(109)의 촉매층 부분(112)을 형성하는 것은, CMP 공정 및 임의의 후속적인 공정 단계 동안 장벽층(109)의 접착 특성을 실질적으로 손상시키지 않도록 조절될 수 있다.
비록 상기 예시적인 실시예들이, 전기도금 공정에서의 잘 확립된 "바텀-업" 기술로 인하여 딥 서브-미크론 방식에서의 치수에 따른 피쳐를 가지는 진보된 마이크로구조에 대해 특히 바람직한 금속층(113)을 시드층으로서 사용하는 전기도금 공정에 의한 금속화 구조를 형성하는 것을 언급하나, 금속층(114)은 무전해 증착에 의해서도 형성될 수 있음을 이해되어야 하며, 여기서 상기 층(113)은 특히 금속화 구조(100)의 토포그래피가 덜 임계적일 때, 제1 증착 단계 동안 형성되거나 상기 비아(108)를 채우기 위한 단일 증착 단계의 제1 단계로서 형성될 수 있다.
본 발명은 본 명세서의 이점을 가지는 기술분야에서 통상의 지식을 가진 자에게 명백한, 다르지만 동등한 방식으로 수정되거나 실시될 수 있기 때문에, 상기 개시된 특정 실시예들은 단지 예시적이다. 예를 들어, 상기 언급된 공정 단계들은 상이한 순서로 수행될 수 있다. 더욱이, 이하의 청구항들에서 설명된 것이 아닌, 여기서 도시된 설계 또는 구성의 세부사항들로 제한하고자 하지 않는다. 따라서, 상기에서 개시된 특정 실시예들은 대체되거나 수정될 수 있고, 모든 그러한 변형들은 본 발명의 범위 및 사상 내에서 고려되어야 함이 명백하다. 따라서, 여기서 추구되는 보호 범위는 이하의 청구항들에서 언급된 바와 같다.

Claims (15)

  1. 기판(101)에 형성된 패터닝된 유전체(patterned dielectric)(107) 위에 금속층(113, 114)을 형성하는 방법으로서,
    촉매 물질(112, 309)을 일시적으로 또는 지속적으로 포함하는 기체 증착 분위기에서 상기 패터닝된 유전체(107) 위에 제 1 물질층(109)을 증착하는 단계와; 그리고
    증착될 금속의 이온들을 포함하는 도금 용액에 상기 제 1 물질층(109)을 노출시키는 단계와, 여기서 상기 제 1 물질층(109)에 혼합되는 상기 촉매 물질(112)은, 금속 이온들을 환원시키도록 그리고 무전해 도금 증착(electroless plating deposition)에 의해 상기 제 1 물질층(109)에 금속층(113)을 형성하도록, 반응을 개시하는 단계와; 그리고
    전기도금 증착에 의해 상기 금속층(113) 위에 제 2 금속층(114)을 형성하는 단계를 포함하여 구성되며,
    여기서, 상기 금속층(113)은 시드층(seed layer)으로서 동작하는 것을 특징으로 하는 금속층 형성 방법.
  2. 제1항에 있어서,
    상기 촉매 물질(112, 309)은 플래티넘, 팔라듐, 은, 구리 및 코발트 중 적어도 하나를 포함하는 것을 특징으로 하는 금속층 형성 방법.
  3. 제1항에 있어서,
    상기 제 1 물질층(109)을 증착하는 단계는, 상기 제 1 물질의 원자들을 스퍼터링함으로써 그리고 타겟(305)으로부터 촉매 원자들(309)을 일시적으로 또는 지속적으로 스퍼터링함으로써, 상기 기체 증착 분위기를 형성하는 것을 포함하는 것을 특징으로 하는 금속층 형성 방법.
  4. 제3항에 있어서,
    상기 촉매 물질(112, 309)은 상기 타겟(305)에서 균일하게 분포되는 것을 특징으로 하는 금속층 형성 방법.
  5. 제3항에 있어서,
    상기 촉매 물질(112, 309)은 상기 타겟(305)의 하나 이상의 부분들에 제공되는 것을 특징으로 하는 금속층 형성 방법.
  6. 제1항에 있어서,
    상기 제 1 물질층(109)을 증착하는 단계는, 타겟(305)으로부터 상기 제 1 물질의 원자들을 스퍼터링시킴으로써 그리고 상기 촉매 물질(112)을 함유하는 전구체를 공급함으로써, 상기 기체 증착 분위기를 형성하는 것을 포함하는 것을 특징으로 하는 금속층 형성 방법.
  7. 제1항에 있어서,
    상기 기체 증착 분위기에서 상기 제 1 물질 및 상기 촉매 물질(112)의 원자들의 비율을 조절하는 단계를 더 포함하는 것을 특징으로 하는 금속층 형성 방법.
  8. 제1항에 있어서,
    상기 제 1 물질층(109)을 증착하는 단계는, 하나 이상의 전구체 기체들을 공급함으로써 상기 기체 증착 분위기를 형성하는 것을 포함하며, 상기 형성된 기체 증착 분위기에 의해 상기 전구체 기체들 중 적어도 하나가 상기 촉매 물질(112)을 포함하게 되는 것을 특징으로 하는 금속층 형성 방법.
  9. 제8항에 있어서,
    상기 촉매 물질(112)을 함유하는 전구체 기체의 유속(flow rate) 및 공급 시간 중 적어도 하나를 제어함으로써, 상기 제 1 물질층(109)에 혼합되는 촉매 물질(112)의 양을 제어하는 단계를 더 포함하는 것을 특징으로 하는 금속층 형성 방법.
  10. 제9항에 있어서,
    상기 촉매 물질(112)을 함유하는 전구체 기체는 상기 제 1 물질층(109)이 소정 두께 증착된 이후에 공급되는 것을 특징으로 하는 금속층 형성 방법.
  11. 제6항 또는 제9항에 있어서,
    상기 촉매 물질(112)을 함유하는 전구체 기체는 상기 제 1 물질층(109)의 장벽 부분의 증착이 중단된 이후에 공급되는 것을 특징으로 하는 금속층 형성 방법.
  12. 제8항에 있어서,
    적어도 두 개의 상이한 전구체 기체들이 디지털 제어 방식으로 상기 제 1 물질층(109)을 증착하기 위해 순차적으로 공급되는 것을 특징으로 하는 금속층 형성 방법.
  13. 제1항에 있어서,
    상기 제 1 물질층(109)은 장벽층을 포함하고, 상기 장벽층은 상기 금속 이온들이 상기 장벽층으로 덮힌 기판 부분들로 확산되는 것을 방지하는 것을 특징으로 하는 금속층 형성 방법.
  14. 제1항에 있어서,
    상기 금속층(113)은 구리를 포함하는 것을 특징으로 하는 금속층 형성 방법.
  15. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943106B1 (en) * 2004-02-20 2005-09-13 Micron Technology, Inc. Methods of fabricating interconnects for semiconductor components including plating solder-wetting material and solder filling
JP2006128288A (ja) * 2004-10-27 2006-05-18 Tokyo Electron Ltd 成膜方法、半導体装置の製造方法、半導体装置、プログラムおよび記録媒体
KR101110397B1 (ko) * 2007-07-31 2012-03-13 닛코킨조쿠 가부시키가이샤 무전해 도금에 의해 금속 박막을 형성한 도금물 및 그 제조방법
KR101277357B1 (ko) * 2009-01-30 2013-06-20 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 배리어 기능을 가진 금속 원소와 촉매능을 가진 금속 원소의 합금막을 가진 기판
KR20220069036A (ko) * 2019-09-25 2022-05-26 도쿄엘렉트론가부시키가이샤 기판 액 처리 방법 및 기판 액 처리 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4574095A (en) * 1984-11-19 1986-03-04 International Business Machines Corporation Selective deposition of copper
JPH0762545A (ja) * 1993-08-30 1995-03-07 Mitsubishi Cable Ind Ltd 配線基板およびその製造方法
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
US6380083B1 (en) * 1998-08-28 2002-04-30 Agere Systems Guardian Corp. Process for semiconductor device fabrication having copper interconnects
US6610596B1 (en) * 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
JP2001240960A (ja) * 1999-12-21 2001-09-04 Nippon Sheet Glass Co Ltd 光触媒膜が被覆された物品、その物品の製造方法及びその膜を被覆するために用いるスパッタリングターゲット
KR100338112B1 (ko) * 1999-12-22 2002-05-24 박종섭 반도체 소자의 구리 금속 배선 형성 방법
WO2001049898A1 (fr) * 2000-01-07 2001-07-12 Nikko Materials Co., Ltd. Procede de galvanoplastie, agent de pretraitement et tranche de semi-conducteurs et dispositif semi-conducteur utilisant cette derniere
JP2001335952A (ja) * 2000-05-31 2001-12-07 Rikogaku Shinkokai 無電解めっき方法、並びに、配線装置およびその製造方法
JP2002004081A (ja) * 2000-06-16 2002-01-09 Learonal Japan Inc シリコンウエハーへの電気めっき方法
US6479902B1 (en) * 2000-06-29 2002-11-12 Advanced Micro Devices, Inc. Semiconductor catalytic layer and atomic layer deposition thereof
JP2002025943A (ja) * 2000-07-12 2002-01-25 Ebara Corp 基板成膜方法
JP2002053971A (ja) * 2000-08-03 2002-02-19 Sony Corp めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
EP1180553A1 (en) * 2000-08-15 2002-02-20 Air Products And Chemicals, Inc. CVD process for depositing copper on a barrier layer
JP4083968B2 (ja) * 2000-11-02 2008-04-30 株式会社東芝 半導体装置の製造方法
US20020064592A1 (en) * 2000-11-29 2002-05-30 Madhav Datta Electroless method of seed layer depostion, repair, and fabrication of Cu interconnects
US6596344B2 (en) * 2001-03-27 2003-07-22 Sharp Laboratories Of America, Inc. Method of depositing a high-adhesive copper thin film on a metal nitride substrate

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