JP2001338924A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 電解めっきによって、２００ｍｍ以上の直径
を有する基板に金属めっき層を形成した場合、金属めっ
き層の膜厚分布の均一性を向上させる。 【解決手段】 基体１０に形成した第１、第２の絶縁膜
１５、１８上に導電性膜２１を形成した後に第１、第２
の絶縁膜１５、１８に凹部２６を形成するためのパター
ン２２を導電性膜２１に形成する工程と、導電性膜２１
をマスクに用いたエッチングによって第２の絶縁膜１８
に凹部（配線溝２４）を形成する工程と、凹部２６内に
めっきシード層２８を形成する工程と、電解めっきによ
って凹部２６内を埋め込むように金属めっき層２９を形
成する工程とを備えた半導体装置の製造方法である。
を有する基板に金属めっき層を形成した場合、金属めっ
き層の膜厚分布の均一性を向上させる。 【解決手段】 基体１０に形成した第１、第２の絶縁膜
１５、１８上に導電性膜２１を形成した後に第１、第２
の絶縁膜１５、１８に凹部２６を形成するためのパター
ン２２を導電性膜２１に形成する工程と、導電性膜２１
をマスクに用いたエッチングによって第２の絶縁膜１８
に凹部（配線溝２４）を形成する工程と、凹部２６内に
めっきシード層２８を形成する工程と、電解めっきによ
って凹部２６内を埋め込むように金属めっき層２９を形
成する工程とを備えた半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはデュアルダマシン法による多層配
線構造を形成する半導体装置の製造方法に関する。
方法に関し、詳しくはデュアルダマシン法による多層配
線構造を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＬＳＩの配線材料としてはアルミ
ニウム合金が広く用いられてきた。しかしながら、ＬＳ
Ｉの微細化、高速化の要求が高まるにつれて、アルミニ
ウム合金配線では十分な性能（高信頼性化、低抵抗化）
の確保が難しくなってきている。この対策として、アル
ミニウム合金よりもエレクトロマイグレーション耐性に
優れ、かつ低抵抗である銅配線技術が注目され、すでに
一部の半導体装置に導入されている。
ニウム合金が広く用いられてきた。しかしながら、ＬＳ
Ｉの微細化、高速化の要求が高まるにつれて、アルミニ
ウム合金配線では十分な性能（高信頼性化、低抵抗化）
の確保が難しくなってきている。この対策として、アル
ミニウム合金よりもエレクトロマイグレーション耐性に
優れ、かつ低抵抗である銅配線技術が注目され、すでに
一部の半導体装置に導入されている。
【０００３】銅配線形成では、一般に銅のドライエッチ
ングが容易ではないため、溝配線による方法が有望視さ
れている。溝配線は、例えば酸化シリコンからなる層間
絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋
め込んだ後、余剰の配線材料を例えば化学的機械研磨
（以下ＣＭＰという、ＣＭＰはChemical Mechanical Po
lishingの略）を用いて除去することによって、溝内に
形成される。
ングが容易ではないため、溝配線による方法が有望視さ
れている。溝配線は、例えば酸化シリコンからなる層間
絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋
め込んだ後、余剰の配線材料を例えば化学的機械研磨
（以下ＣＭＰという、ＣＭＰはChemical Mechanical Po
lishingの略）を用いて除去することによって、溝内に
形成される。
【０００４】溝配線法における配線材料の埋め込み方法
としては、電解めっき法、化学的気相成長（以下ＣＶＤ
という、ＣＶＤはChemical Vapor Deposition の略）
法、スパッタリングとリフロー法、高圧リフロー法、無
電解めっき等が検討されている。成膜速度や成膜コス
ト、形成される金属材料の純度、密着性などの観点か
ら、現在では電解めっき法が半導体装置の製造方法に用
いられている。
としては、電解めっき法、化学的気相成長（以下ＣＶＤ
という、ＣＶＤはChemical Vapor Deposition の略）
法、スパッタリングとリフロー法、高圧リフロー法、無
電解めっき等が検討されている。成膜速度や成膜コス
ト、形成される金属材料の純度、密着性などの観点か
ら、現在では電解めっき法が半導体装置の製造方法に用
いられている。
【０００５】電解めっき法により溝および接続孔に配線
材料として銅を埋め込むプロセスの一例を以下に説明す
る。まず、スパッタリングによって、窒化タンタル（Ｔ
ａＮ）を例えば３０ｎｍの厚さに成膜する。この窒化タ
ンタル膜は銅が酸化シリコン膜からなる層間絶縁膜に拡
散するのを防止するためのバリア層として機能する。次
にスパッタリングによって銅膜を例えば１５０ｎｍの厚
さに成膜する。この銅膜は、電解めっきによって銅を成
長させる際にシード層として機能する。次いで電解めっ
きによって溝内に銅を成長させて埋め込む。
材料として銅を埋め込むプロセスの一例を以下に説明す
る。まず、スパッタリングによって、窒化タンタル（Ｔ
ａＮ）を例えば３０ｎｍの厚さに成膜する。この窒化タ
ンタル膜は銅が酸化シリコン膜からなる層間絶縁膜に拡
散するのを防止するためのバリア層として機能する。次
にスパッタリングによって銅膜を例えば１５０ｎｍの厚
さに成膜する。この銅膜は、電解めっきによって銅を成
長させる際にシード層として機能する。次いで電解めっ
きによって溝内に銅を成長させて埋め込む。
【０００６】次いで、配線を形成するために層間絶縁膜
上の余分な銅を除去する。その除去方法としては、一般
的にＣＭＰが用いられている。
上の余分な銅を除去する。その除去方法としては、一般
的にＣＭＰが用いられている。
【０００７】
【発明が解決しようとする課題】しかしながら、配線の
微細化が進み、図４に示すように、絶縁膜１１１に形成
された溝１１２と接続孔１１３とを同時に銅めっき層１
３１で埋め込むプロセスにおいては、溝１１２や接続孔
１１３のアスペクト比が高くなり、スパッタリングでは
バリア層１２１と銅シード層１２２とを十分なステップ
カバリッジを有するように成膜することが困難となって
いる。このように、銅シード層１２２のステップカバリ
ッジが不十分であると、電解めっき時にカバリッジが不
十分な部分の銅めっき層１３１にボイド１４１が発生す
る。それが原因となって、エレクトロマイグレーション
などによって断線が起こり、使用に耐えなくなる。
微細化が進み、図４に示すように、絶縁膜１１１に形成
された溝１１２と接続孔１１３とを同時に銅めっき層１
３１で埋め込むプロセスにおいては、溝１１２や接続孔
１１３のアスペクト比が高くなり、スパッタリングでは
バリア層１２１と銅シード層１２２とを十分なステップ
カバリッジを有するように成膜することが困難となって
いる。このように、銅シード層１２２のステップカバリ
ッジが不十分であると、電解めっき時にカバリッジが不
十分な部分の銅めっき層１３１にボイド１４１が発生す
る。それが原因となって、エレクトロマイグレーション
などによって断線が起こり、使用に耐えなくなる。
【０００８】この対策として、化学的気相成長法による
銅の成膜や、無電解めっきによる銅の成膜によって、ス
テップカバリッジのよい銅シード層を形成する方法が検
討されている。しかしながら、図５に示すように、化学
的気相成長法や無電解めっき法では、絶縁膜１１１の形
成された溝１１２およびその底部に形成された接続孔１
１３からなる凹部１１４内に形成される銅膜１３２は非
常にコンフォーマルな膜として形成される。そのため、
凹部１１４内に埋め込まれた銅膜１３２の中央には、必
然的にシーム１３３が形成される。
銅の成膜や、無電解めっきによる銅の成膜によって、ス
テップカバリッジのよい銅シード層を形成する方法が検
討されている。しかしながら、図５に示すように、化学
的気相成長法や無電解めっき法では、絶縁膜１１１の形
成された溝１１２およびその底部に形成された接続孔１
１３からなる凹部１１４内に形成される銅膜１３２は非
常にコンフォーマルな膜として形成される。そのため、
凹部１１４内に埋め込まれた銅膜１３２の中央には、必
然的にシーム１３３が形成される。
【０００９】また、図６に示すように、２００ｍｍ以上
の直径を有する基板１０１になると、基板１０１の外周
からカソードコンタクト（図示せず）を取る構造上、数
十ｎｍ程度の薄い銅シード層１０２を用いて電解めっき
を行うと、基板１０１外周部のめっき速度が速くなる状
態でめっきが進行され、一方、基板１０１中央部はめっ
きされにくくなり、基板１０１内のめっき銅膜１０４の
膜厚分布が不均一になる。すなわち、基板１０１の外周
側でめっき膜１０４の膜厚が厚く形成され、基板１０１
の中心側でめっき膜１０４の膜厚が厚く形成される。
の直径を有する基板１０１になると、基板１０１の外周
からカソードコンタクト（図示せず）を取る構造上、数
十ｎｍ程度の薄い銅シード層１０２を用いて電解めっき
を行うと、基板１０１外周部のめっき速度が速くなる状
態でめっきが進行され、一方、基板１０１中央部はめっ
きされにくくなり、基板１０１内のめっき銅膜１０４の
膜厚分布が不均一になる。すなわち、基板１０１の外周
側でめっき膜１０４の膜厚が厚く形成され、基板１０１
の中心側でめっき膜１０４の膜厚が厚く形成される。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。
【００１１】本発明の半導体装置の製造方法は、基体に
形成した絶縁膜上に導電性膜を形成した後に前記絶縁膜
に凹部を形成するためのパターンを前記導電性膜に形成
する工程と、前記導電性膜をマスクに用いたエッチング
によって前記絶縁膜に凹部を形成する工程と、前記凹部
内にめっきシード層を形成する工程と、電解めっきによ
って前記凹部内を埋め込むように金属めっき層を形成す
る工程とを備えた製造方法である。
形成した絶縁膜上に導電性膜を形成した後に前記絶縁膜
に凹部を形成するためのパターンを前記導電性膜に形成
する工程と、前記導電性膜をマスクに用いたエッチング
によって前記絶縁膜に凹部を形成する工程と、前記凹部
内にめっきシード層を形成する工程と、電解めっきによ
って前記凹部内を埋め込むように金属めっき層を形成す
る工程とを備えた製造方法である。
【００１２】上記半導体装置の製造方法では、導電性膜
をマスクに用いたエッチング後、その導電性膜を除去す
ることなく、導電性膜と同種のバリア層を形成し、さら
にめっきシード層を形成した後、電解めっきによって金
属めっき層を形成することから、導電性膜が形成されて
いるウエハのフィールド部分の電気伝導率が高くなり、
金属めっき層の膜厚の面内均一性が高められる。それに
よって、金属めっき層を用いて形成した配線は、その信
頼性が向上される。
をマスクに用いたエッチング後、その導電性膜を除去す
ることなく、導電性膜と同種のバリア層を形成し、さら
にめっきシード層を形成した後、電解めっきによって金
属めっき層を形成することから、導電性膜が形成されて
いるウエハのフィールド部分の電気伝導率が高くなり、
金属めっき層の膜厚の面内均一性が高められる。それに
よって、金属めっき層を用いて形成した配線は、その信
頼性が向上される。
【００１３】
【発明の実施の形態】本発明の半導体装置の製造方法に
係る第１の実施の形態を、図１の製造工程断面図および
図２の製造工程断面図（続き）によって説明する。
係る第１の実施の形態を、図１の製造工程断面図および
図２の製造工程断面図（続き）によって説明する。
【００１４】図１の（１）に示すように、既知の半導体
プロセス技術によって半導体基板（図示せず）上に形成
した半導体素子、配線等（図示せず）を覆う下層絶縁膜
１１を形成する。この下層絶縁膜１１は、例えば以下の
ように形成される。上記半導体素子、配線等（図示せ
ず）を覆う層間絶縁膜（図示せず）を形成した後、例え
ばプラズマエンハンスメントＣＶＤ法（以下、ＰＥ−Ｃ
ＶＤ法と記す）によって、上記層間絶縁膜上に、例えば
銅の拡散を防止するための窒化シリコン膜４１を形成
し、さらにＰＥ−ＣＶＤ法によって、上記窒化シリコン
膜４１上に酸化シリコン膜４２を形成することによる。
プロセス技術によって半導体基板（図示せず）上に形成
した半導体素子、配線等（図示せず）を覆う下層絶縁膜
１１を形成する。この下層絶縁膜１１は、例えば以下の
ように形成される。上記半導体素子、配線等（図示せ
ず）を覆う層間絶縁膜（図示せず）を形成した後、例え
ばプラズマエンハンスメントＣＶＤ法（以下、ＰＥ−Ｃ
ＶＤ法と記す）によって、上記層間絶縁膜上に、例えば
銅の拡散を防止するための窒化シリコン膜４１を形成
し、さらにＰＥ−ＣＶＤ法によって、上記窒化シリコン
膜４１上に酸化シリコン膜４２を形成することによる。
【００１５】次いで通常の溝配線の形成技術を用いて、
上記酸化シリコン膜４２に配線を形成するための溝１２
を形成する。そして、溝１２の内面に銅の拡散を防止す
るバリア層１３を形成し、さらに溝１２の内部に上記バ
リア層１３を介して銅を埋め込んだ後、酸化シリコン膜
４２上の余分な銅およびバリア層１３を除去して、溝１
２の内部に第１の配線１４を形成する。このように基体
１０が構成されている。
上記酸化シリコン膜４２に配線を形成するための溝１２
を形成する。そして、溝１２の内面に銅の拡散を防止す
るバリア層１３を形成し、さらに溝１２の内部に上記バ
リア層１３を介して銅を埋め込んだ後、酸化シリコン膜
４２上の余分な銅およびバリア層１３を除去して、溝１
２の内部に第１の配線１４を形成する。このように基体
１０が構成されている。
【００１６】その後、上記下層絶縁膜１１上に上記第１
の配線１４を覆う第１の絶縁膜１５を形成する。この第
１の絶縁膜１５は、例えば、ＰＥ−ＣＶＤ法によって、
銅の拡散を防止するための窒化シリコン膜１６を例えば
５０ｎｍの厚さに成膜した後、ＰＥ−ＣＶＤ法によって
酸化シリコン膜１７を例えば５００ｎｍの厚さに成膜す
る。この第１の絶縁膜１５は下層配線となる第１の配線
１４と後に形成する上層配線となる第２の配線間の絶縁
性を保つ配線層間の絶縁膜（ＩＬＤ：Inter Level Diel
ectrics ）となる。さらにＰＥ−ＣＶＤ法によって、第
１の絶縁膜１５上にエッチングストッパ層として機能す
る窒化シリコン膜１９を５０ｎｍの厚さに形成する。
の配線１４を覆う第１の絶縁膜１５を形成する。この第
１の絶縁膜１５は、例えば、ＰＥ−ＣＶＤ法によって、
銅の拡散を防止するための窒化シリコン膜１６を例えば
５０ｎｍの厚さに成膜した後、ＰＥ−ＣＶＤ法によって
酸化シリコン膜１７を例えば５００ｎｍの厚さに成膜す
る。この第１の絶縁膜１５は下層配線となる第１の配線
１４と後に形成する上層配線となる第２の配線間の絶縁
性を保つ配線層間の絶縁膜（ＩＬＤ：Inter Level Diel
ectrics ）となる。さらにＰＥ−ＣＶＤ法によって、第
１の絶縁膜１５上にエッチングストッパ層として機能す
る窒化シリコン膜１９を５０ｎｍの厚さに形成する。
【００１７】次に、例えばＰＥ−ＣＶＤ法によって、上
記窒化シリコン膜１９上に酸化シリコン膜２０を例えば
４５０ｎｍの厚さに形成し、上記窒化シリコン膜１９と
酸化シリコン膜２０とで第２の絶縁膜１８を構成する。
この第２の絶縁膜１８は後に形成する上層配線となる第
２の配線間の絶縁性を保つ配線間の絶縁膜（ＩＭＤ：In
ter Metal Dielectrics ）となる。
記窒化シリコン膜１９上に酸化シリコン膜２０を例えば
４５０ｎｍの厚さに形成し、上記窒化シリコン膜１９と
酸化シリコン膜２０とで第２の絶縁膜１８を構成する。
この第２の絶縁膜１８は後に形成する上層配線となる第
２の配線間の絶縁性を保つ配線間の絶縁膜（ＩＭＤ：In
ter Metal Dielectrics ）となる。
【００１８】次いで、化学的気相成長（以下ＣＶＤとい
う、ＣＶＤはChemical Vapor Deposition の略）法もし
くは物理的気相成長（以下ＰＶＤという、ＰＶＤはPhys
icalVapor Deposition の略）法によって、上記第２の
絶縁膜１８上に導電性膜２１を例えば１００ｎｍの厚さ
の窒化タングステン膜で形成する。上記導電性膜２１
は、上記第２の絶縁膜１８をエッチングする際にエッチ
ングマスクとして機能し、かつバリア層として機能する
ものであれば、例えば、タンタル、窒化タンタル、タン
グステン等を用いることもできる。
う、ＣＶＤはChemical Vapor Deposition の略）法もし
くは物理的気相成長（以下ＰＶＤという、ＰＶＤはPhys
icalVapor Deposition の略）法によって、上記第２の
絶縁膜１８上に導電性膜２１を例えば１００ｎｍの厚さ
の窒化タングステン膜で形成する。上記導電性膜２１
は、上記第２の絶縁膜１８をエッチングする際にエッチ
ングマスクとして機能し、かつバリア層として機能する
ものであれば、例えば、タンタル、窒化タンタル、タン
グステン等を用いることもできる。
【００１９】次いで図示はしないが、レジスト塗布およ
びリソグラフィー技術により溝を形成するエッチングマ
スクとなるレジストマスク（図示せず）を形成した後、
このレジストマスクを用いたエッチング技術によって、
上記導電性膜２１を例えば異方性エッチングして凹部
（例えば配線溝）を形成するためのパターン（開口パタ
ーン）２２を形成する。
びリソグラフィー技術により溝を形成するエッチングマ
スクとなるレジストマスク（図示せず）を形成した後、
このレジストマスクを用いたエッチング技術によって、
上記導電性膜２１を例えば異方性エッチングして凹部
（例えば配線溝）を形成するためのパターン（開口パタ
ーン）２２を形成する。
【００２０】次に、図１の（２）に示すように、レジス
ト塗布技術によって、上記パターン２２内を含む導電性
膜２１上にレジスト膜５１を形成する。そしてリソグラ
フィー技術によって、上記レジスト膜５１に凹部（例え
ば接続孔）を形成するための開口部５２を形成する。
ト塗布技術によって、上記パターン２２内を含む導電性
膜２１上にレジスト膜５１を形成する。そしてリソグラ
フィー技術によって、上記レジスト膜５１に凹部（例え
ば接続孔）を形成するための開口部５２を形成する。
【００２１】次に、上記レジスト膜５１をマスクに用い
て、エッチング技術によって、上記第２の絶縁膜１８の
酸化シリコン膜２０および窒化シリコン膜１９を例えば
異方性エッチングして開口部２３を形成する。その後、
上記レジスト膜５１を除去する。
て、エッチング技術によって、上記第２の絶縁膜１８の
酸化シリコン膜２０および窒化シリコン膜１９を例えば
異方性エッチングして開口部２３を形成する。その後、
上記レジスト膜５１を除去する。
【００２２】上記酸化シリコン膜２０のエッチング条件
の一例としては、例えばマグネトロン型エッチング装置
を用い、エッチングガスに、オクタフルオロシクロブタ
ン（Ｃ4 Ｆ8 ）（供給流量を例えば２０ｃｍ3 ／ｍｉ
ｎ）、アルゴン（Ａｒ）（供給流量を例えば２００ｃｍ
3 ／ｍｉｎ）および酸素（Ｏ2 ）（供給流量を例えば１
０ｃｍ3 ／ｍｉｎ）を用い、エッチング雰囲気の圧力を
５．３Ｐａ、基板温度を０℃に設定した。
の一例としては、例えばマグネトロン型エッチング装置
を用い、エッチングガスに、オクタフルオロシクロブタ
ン（Ｃ4 Ｆ8 ）（供給流量を例えば２０ｃｍ3 ／ｍｉ
ｎ）、アルゴン（Ａｒ）（供給流量を例えば２００ｃｍ
3 ／ｍｉｎ）および酸素（Ｏ2 ）（供給流量を例えば１
０ｃｍ3 ／ｍｉｎ）を用い、エッチング雰囲気の圧力を
５．３Ｐａ、基板温度を０℃に設定した。
【００２３】上記窒化シリコン膜１９のエッチング条件
の一例としては、例えばマグネトロン型エッチング装置
を用い、エッチングガスに、トリフルオロメタン（ＣＨ
Ｆ3）（供給流量を例えば２０ｃｍ3 ／ｍｉｎ）、アル
ゴン（Ａｒ）（供給流量を例えば２００ｃｍ3 ／ｍｉ
ｎ）および酸素（Ｏ2 ）（供給流量を例えば１０ｃｍ3
／ｍｉｎ）を用い、エッチング雰囲気の圧力を５．３Ｐ
ａ、基板温度を０℃に設定した。
の一例としては、例えばマグネトロン型エッチング装置
を用い、エッチングガスに、トリフルオロメタン（ＣＨ
Ｆ3）（供給流量を例えば２０ｃｍ3 ／ｍｉｎ）、アル
ゴン（Ａｒ）（供給流量を例えば２００ｃｍ3 ／ｍｉ
ｎ）および酸素（Ｏ2 ）（供給流量を例えば１０ｃｍ3
／ｍｉｎ）を用い、エッチング雰囲気の圧力を５．３Ｐ
ａ、基板温度を０℃に設定した。
【００２４】さらに図１の（３）に示すように、上記導
電性膜２１および上記窒化シリコン膜１９をマスクに用
いてエッチングを進め、酸化シリコン膜２０に配線溝２
４を形成するとともに、酸化シリコン膜１７に接続孔２
５を形成する。このエッチングは、上記窒化シリコン膜
１６上で停止される。この酸化シリコン膜２０、１７の
エッチング条件の一例としては、例えばマグネトロン型
エッチング装置を用い、エッチングガスに、オクタフル
オロシクロブタン（Ｃ4 Ｆ8 ）（供給流量を例えば１５
ｃｍ3 ／ｍｉｎ）、アルゴン（Ａｒ）（供給流量を例え
ば２００ｃｍ3／ｍｉｎ）および酸素（Ｏ2 ）（供給流
量を例えば１０ｃｍ3 ／ｍｉｎ）を用い、エッチング雰
囲気の圧力を５．３Ｐａ、基板温度を０℃に設定した。
電性膜２１および上記窒化シリコン膜１９をマスクに用
いてエッチングを進め、酸化シリコン膜２０に配線溝２
４を形成するとともに、酸化シリコン膜１７に接続孔２
５を形成する。このエッチングは、上記窒化シリコン膜
１６上で停止される。この酸化シリコン膜２０、１７の
エッチング条件の一例としては、例えばマグネトロン型
エッチング装置を用い、エッチングガスに、オクタフル
オロシクロブタン（Ｃ4 Ｆ8 ）（供給流量を例えば１５
ｃｍ3 ／ｍｉｎ）、アルゴン（Ａｒ）（供給流量を例え
ば２００ｃｍ3／ｍｉｎ）および酸素（Ｏ2 ）（供給流
量を例えば１０ｃｍ3 ／ｍｉｎ）を用い、エッチング雰
囲気の圧力を５．３Ｐａ、基板温度を０℃に設定した。
【００２５】さらに図１の（４）に示すように、導電性
膜２１および酸化シリコン膜１７をエッチングマスクに
して接続孔２５の底部に露出している窒化シリコン膜１
６をエッチングによって除去する。このとき、配線溝２
４底部に露出している窒化シリコン膜１９も同時に除去
される。この窒化シリコン膜１６、１９のエッチング条
件の一例としては、例えばマグネトロン型エッチング装
置を用い、エッチングガスに、トリフルオロメタン（Ｃ
ＨＦ3 ）（供給流量を例えば２０ｃｍ3 ／ｍｉｎ）、ア
ルゴン（Ａｒ）（供給流量を例えば２００ｃｍ3 ／ｍｉ
ｎ）および酸素（Ｏ2 ）（供給流量を例えば１０ｃｍ3
／ｍｉｎ）を用い、エッチング雰囲気の圧力を５．３Ｐ
ａ、基板温度を０℃に設定した。
膜２１および酸化シリコン膜１７をエッチングマスクに
して接続孔２５の底部に露出している窒化シリコン膜１
６をエッチングによって除去する。このとき、配線溝２
４底部に露出している窒化シリコン膜１９も同時に除去
される。この窒化シリコン膜１６、１９のエッチング条
件の一例としては、例えばマグネトロン型エッチング装
置を用い、エッチングガスに、トリフルオロメタン（Ｃ
ＨＦ3 ）（供給流量を例えば２０ｃｍ3 ／ｍｉｎ）、ア
ルゴン（Ａｒ）（供給流量を例えば２００ｃｍ3 ／ｍｉ
ｎ）および酸素（Ｏ2 ）（供給流量を例えば１０ｃｍ3
／ｍｉｎ）を用い、エッチング雰囲気の圧力を５．３Ｐ
ａ、基板温度を０℃に設定した。
【００２６】このようにして、第２の絶縁膜１８に凹部
２６の上部となる配線溝２４を形成するとともに第１の
絶縁膜１５に凹部２６の下部となる第１の配線１４に通
じる接続孔２４を形成する。すなわち、接続孔２５と配
線溝２４とで凹部２６を形成する。
２６の上部となる配線溝２４を形成するとともに第１の
絶縁膜１５に凹部２６の下部となる第１の配線１４に通
じる接続孔２４を形成する。すなわち、接続孔２５と配
線溝２４とで凹部２６を形成する。
【００２７】次いで図１の（５）に示すように、化学的
気相成長法によって、上記凹部２６の内面に、銅の拡散
を防止するバリア層２７を例えば窒化タングステン膜で
形成する。この窒化タングステン膜の成膜条件の一例と
しては、原料ガスに、六フッ化タングステン（ＷＦ6 ）
と窒素（Ｎ2 ）と水素（Ｈ2 ）との混合ガス（供給流量
を例えば０．２５ｍｌ／ｍｉｎ）を用い、成膜雰囲気の
圧力を６００Ｐａ、成膜温度を３５０℃に設定した。
気相成長法によって、上記凹部２６の内面に、銅の拡散
を防止するバリア層２７を例えば窒化タングステン膜で
形成する。この窒化タングステン膜の成膜条件の一例と
しては、原料ガスに、六フッ化タングステン（ＷＦ6 ）
と窒素（Ｎ2 ）と水素（Ｈ2 ）との混合ガス（供給流量
を例えば０．２５ｍｌ／ｍｉｎ）を用い、成膜雰囲気の
圧力を６００Ｐａ、成膜温度を３５０℃に設定した。
【００２８】次いで、化学的気相成長法もしくは無電解
めっき法のようなコンフォーマルに成膜することが可能
な成膜方法によって、上記凹部２６の内面に上記バリア
層２７を介して銅を堆積してめっきシード層２８を形成
する。ここでは、一例として、無電解めっき法によっ
て、上記めっきシード層２８を形成した。このめっきシ
ード層２８の膜厚は、後の工程で行われる電解めっきの
際に、めっきシード層２８が完全に溶解しない厚さとし
て、例えば１０ｎｍ〜５０ｎｍ程度の厚さとする。また
上記めっきシード層２８の成膜では、第２の絶縁膜１８
上にもバリア層２７を介してめっきシード層２８が形成
される。
めっき法のようなコンフォーマルに成膜することが可能
な成膜方法によって、上記凹部２６の内面に上記バリア
層２７を介して銅を堆積してめっきシード層２８を形成
する。ここでは、一例として、無電解めっき法によっ
て、上記めっきシード層２８を形成した。このめっきシ
ード層２８の膜厚は、後の工程で行われる電解めっきの
際に、めっきシード層２８が完全に溶解しない厚さとし
て、例えば１０ｎｍ〜５０ｎｍ程度の厚さとする。また
上記めっきシード層２８の成膜では、第２の絶縁膜１８
上にもバリア層２７を介してめっきシード層２８が形成
される。
【００２９】上記めっきシード層２８を無電解めっきで
成膜するには、まず被めっき表面に触媒能力を有する金
属を析出させることにより触媒活性化処理を行う。具体
的には、例えば、被めっき表面を塩化パラジウム（例え
ば０．１ｇ／Ｌ〜０．５ｇ／Ｌ）と塩化第１スズ（例え
ば１ｇ／Ｌ〜２５ｇ／Ｌ）と塩酸（例えば１００ｍＬ／
Ｌ〜３００ｍＬ／Ｌ）との水溶液（液温は例えば１５℃
〜６０℃）に２分〜５分間さらすキャタリスティング処
理を行い、その後、塩酸（例えば１００ｍＬ／Ｌ）に１
分〜３分浸漬することで、塩化第１スズを除去して、被
めっき表面に触媒能力を有する金属としてパラジウムを
析出させるアクセラレータ処理を行う。
成膜するには、まず被めっき表面に触媒能力を有する金
属を析出させることにより触媒活性化処理を行う。具体
的には、例えば、被めっき表面を塩化パラジウム（例え
ば０．１ｇ／Ｌ〜０．５ｇ／Ｌ）と塩化第１スズ（例え
ば１ｇ／Ｌ〜２５ｇ／Ｌ）と塩酸（例えば１００ｍＬ／
Ｌ〜３００ｍＬ／Ｌ）との水溶液（液温は例えば１５℃
〜６０℃）に２分〜５分間さらすキャタリスティング処
理を行い、その後、塩酸（例えば１００ｍＬ／Ｌ）に１
分〜３分浸漬することで、塩化第１スズを除去して、被
めっき表面に触媒能力を有する金属としてパラジウムを
析出させるアクセラレータ処理を行う。
【００３０】その後、無電解めっき法により被めっき表
面となるバリア層２７の表面に銅からなる上記めっきシ
ード層２８を析出させる。この無電解めっき条件の一例
としては、塩化銅（II）（ＣｕＣｌ2 ）（例えば０．０
５ｍｏｌ／Ｌ）、硝酸コバルト（Ｃｏ（Ｎｏ3 ）2 ）
（例えば０．１５ｍｏｌ／Ｌ）、エチレンジアミン（例
えば０．６ｍｏｌ／Ｌ）、アスコルビン酸（例えば０．
０１ｍｏｌ／Ｌ）および界面活性剤等からなるめっき液
を用い、めっき液の温度を例えば５０℃、めっき液のｐ
Ｈを例えば６．７５に設定して、例えば３０ｎｍの厚さ
になるようにめっき時間を２分に設定した。
面となるバリア層２７の表面に銅からなる上記めっきシ
ード層２８を析出させる。この無電解めっき条件の一例
としては、塩化銅（II）（ＣｕＣｌ2 ）（例えば０．０
５ｍｏｌ／Ｌ）、硝酸コバルト（Ｃｏ（Ｎｏ3 ）2 ）
（例えば０．１５ｍｏｌ／Ｌ）、エチレンジアミン（例
えば０．６ｍｏｌ／Ｌ）、アスコルビン酸（例えば０．
０１ｍｏｌ／Ｌ）および界面活性剤等からなるめっき液
を用い、めっき液の温度を例えば５０℃、めっき液のｐ
Ｈを例えば６．７５に設定して、例えば３０ｎｍの厚さ
になるようにめっき時間を２分に設定した。
【００３１】また、上記めっきシード層２８を銅の化学
的気相成長法により成膜することも可能である。この場
合の成膜条件の一例としては、原料ガスにヘキサフルオ
ロ・アセチルアセトネート銅・トリメチル・ビニルシラ
ン〔（ｈｆａｃ）Ｃｕ（ＴＭＶＳ）〕を用い、供給流量
を例えば０．２５ｃｍ3 ／ｍｉｎ、成膜温度を１５０℃
〜３００℃に設定する。
的気相成長法により成膜することも可能である。この場
合の成膜条件の一例としては、原料ガスにヘキサフルオ
ロ・アセチルアセトネート銅・トリメチル・ビニルシラ
ン〔（ｈｆａｃ）Ｃｕ（ＴＭＶＳ）〕を用い、供給流量
を例えば０．２５ｃｍ3 ／ｍｉｎ、成膜温度を１５０℃
〜３００℃に設定する。
【００３２】次いで、図１の（６）に示すように、例え
ば銅の電解めっき法によって、凹部２６を銅からなる金
属めっき層２９で埋め込む。その際、上記第２の絶縁膜
１８上のめっきシード層２８上にも金属めっき層２９が
堆積される。この金属めっき層２９を形成する場合の電
解めっき条件としては、一例として、めっき液に硫酸銅
系銅電解めっき液を用い、めっき温度を１８℃、めっき
電流値を２．８３Ａ、めっき時間を４分３０秒に設定
し、１．０μｍの厚さに銅を堆積した。この電解めっき
では、バリア層２７および導電性膜２１の窒化タングス
テン膜が導電層として機能するため、フィールド（第２
の絶縁膜１８）上の抵抗値を低減し、銅めっきが均一に
成長するようになり、金属めっき層２９は高い膜厚均一
性を有する膜で形成される。
ば銅の電解めっき法によって、凹部２６を銅からなる金
属めっき層２９で埋め込む。その際、上記第２の絶縁膜
１８上のめっきシード層２８上にも金属めっき層２９が
堆積される。この金属めっき層２９を形成する場合の電
解めっき条件としては、一例として、めっき液に硫酸銅
系銅電解めっき液を用い、めっき温度を１８℃、めっき
電流値を２．８３Ａ、めっき時間を４分３０秒に設定
し、１．０μｍの厚さに銅を堆積した。この電解めっき
では、バリア層２７および導電性膜２１の窒化タングス
テン膜が導電層として機能するため、フィールド（第２
の絶縁膜１８）上の抵抗値を低減し、銅めっきが均一に
成長するようになり、金属めっき層２９は高い膜厚均一
性を有する膜で形成される。
【００３３】このようにして、凹部２６の内部に、銅か
らなる金属めっき層２９およびめっきシード層２８から
なる配線形成層３１がバリア層２７を介して埋め込まれ
る。
らなる金属めっき層２９およびめっきシード層２８から
なる配線形成層３１がバリア層２７を介して埋め込まれ
る。
【００３４】その後、図２に示すように、例えば化学的
機械研磨によって、第２の絶縁膜１８上の余剰な配線形
成層３１を除去する。上記化学的機械研磨条件の一例と
しては、研摩パッドに不織布と独立発泡体との積層構造
のものを用い、研摩スラリーに過酸化水素を添加したア
ルミナ含有スラリーを用い、スラリーの供給流量を１０
０ｃｍ3 ／ｍｉｎ、スラリーの温度を２５℃〜３０℃、
研摩圧力を９８Ｐａ、研摩定盤の回転数を３０ｒｐｍ、
研摩ヘッドの回転数を３０ｒｐｍに設定した。なお、上
記バリア層２８（窒化タングステン膜）は研磨液中に含
まれている過酸化水素水によってエッチング除去され
る。その結果、凹部２６の接続孔２５内にバリア層２８
を介して上記第１の配線１４に接続するプラグ３２が配
線形成層３１で形成され、その上部の配線溝２４内にプ
ラグ３２に接続する第２の配線３３が配線形成層３１で
形成される。
機械研磨によって、第２の絶縁膜１８上の余剰な配線形
成層３１を除去する。上記化学的機械研磨条件の一例と
しては、研摩パッドに不織布と独立発泡体との積層構造
のものを用い、研摩スラリーに過酸化水素を添加したア
ルミナ含有スラリーを用い、スラリーの供給流量を１０
０ｃｍ3 ／ｍｉｎ、スラリーの温度を２５℃〜３０℃、
研摩圧力を９８Ｐａ、研摩定盤の回転数を３０ｒｐｍ、
研摩ヘッドの回転数を３０ｒｐｍに設定した。なお、上
記バリア層２８（窒化タングステン膜）は研磨液中に含
まれている過酸化水素水によってエッチング除去され
る。その結果、凹部２６の接続孔２５内にバリア層２８
を介して上記第１の配線１４に接続するプラグ３２が配
線形成層３１で形成され、その上部の配線溝２４内にプ
ラグ３２に接続する第２の配線３３が配線形成層３１で
形成される。
【００３５】上記第１の実施の形態における製造方法で
は、バリア層としても機能する導電性膜２１をマスクに
用いたエッチング後、その導電性膜２１を除去すること
なく、導電性膜２１と同種のバリア層２７を形成し、さ
らにめっきシード層２８を形成し、さらに電解めっきに
より金属めっき層２９を形成することから、導電性膜２
１が形成されている第２の絶縁膜１８におけるフィール
ド部分の電気伝導率が高くなり、金属めっき層２９の膜
厚の面内均一性が高められる。それによって、金属めっ
き層２９を用いて形成した第２の配線３３は、その信頼
性が向上される。
は、バリア層としても機能する導電性膜２１をマスクに
用いたエッチング後、その導電性膜２１を除去すること
なく、導電性膜２１と同種のバリア層２７を形成し、さ
らにめっきシード層２８を形成し、さらに電解めっきに
より金属めっき層２９を形成することから、導電性膜２
１が形成されている第２の絶縁膜１８におけるフィール
ド部分の電気伝導率が高くなり、金属めっき層２９の膜
厚の面内均一性が高められる。それによって、金属めっ
き層２９を用いて形成した第２の配線３３は、その信頼
性が向上される。
【００３６】次に、本発明の半導体装置の製造方法に係
る第２の実施の形態を、図３の製造工程断面図によって
説明する。
る第２の実施の形態を、図３の製造工程断面図によって
説明する。
【００３７】第２の実施の形態は、前記第１の実施の形
態において、金属めっき層２９、めっきシード層２８お
よびバリア層２７の除去工程が異なり、その他の工程
は、前記図１の（１）〜（８）によって説明したのと同
様である。ここでは、金属めっき層２９、めっきシード
層２８およびバリア層２７の除去工程のみを説明する。
態において、金属めっき層２９、めっきシード層２８お
よびバリア層２７の除去工程が異なり、その他の工程
は、前記図１の（１）〜（８）によって説明したのと同
様である。ここでは、金属めっき層２９、めっきシード
層２８およびバリア層２７の除去工程のみを説明する。
【００３８】図３の（１）に示すように、前記図１の
（８）によって説明したのと同様に、前記図１の第１の
絶縁膜１５、第２の絶縁膜１８等に形成された接続孔２
５および配線溝２４からなる凹部２６に埋め込むように
めっきシード層（図示せず）上に金属めっき層２９を形
成する。
（８）によって説明したのと同様に、前記図１の第１の
絶縁膜１５、第２の絶縁膜１８等に形成された接続孔２
５および配線溝２４からなる凹部２６に埋め込むように
めっきシード層（図示せず）上に金属めっき層２９を形
成する。
【００３９】その後、電解研磨によって、第２の絶縁膜
１８上の余剰な金属めっき層２９、めっきシード層（図
示せず）を除去する。上記電解研磨条件の一例として
は、研磨液にリン酸（比重１．６）を用い、電流密度を
５Ａ／ｄｍ2 〜２０Ａ／ｄｍ2、研磨液温度を１５℃〜
２５℃に設定した。その際、バリア層２７および導電性
膜２１の厚さ分、銅めっき層２９をオーバ研磨する。こ
の電解研磨では、銅めっき層２９が薄くなるにつれて、
第２の絶縁膜１８におけるフィールド部分の抵抗値が上
昇し、電解研磨が進行しにくくなるが、バリア層２７お
よび導電性膜２１が基体（ウエハ）１０上の全域に形成
されていることから、抵抗値の上昇が抑制され、ウエハ
面内で均一な研磨が行なわれる。
１８上の余剰な金属めっき層２９、めっきシード層（図
示せず）を除去する。上記電解研磨条件の一例として
は、研磨液にリン酸（比重１．６）を用い、電流密度を
５Ａ／ｄｍ2 〜２０Ａ／ｄｍ2、研磨液温度を１５℃〜
２５℃に設定した。その際、バリア層２７および導電性
膜２１の厚さ分、銅めっき層２９をオーバ研磨する。こ
の電解研磨では、銅めっき層２９が薄くなるにつれて、
第２の絶縁膜１８におけるフィールド部分の抵抗値が上
昇し、電解研磨が進行しにくくなるが、バリア層２７お
よび導電性膜２１が基体（ウエハ）１０上の全域に形成
されていることから、抵抗値の上昇が抑制され、ウエハ
面内で均一な研磨が行なわれる。
【００４０】次いで図２の（２）に示すように、露出し
た窒化タングステン膜からなる上記バリア層２７および
導電性膜２１〔前記図３の（１）参照〕を例えば過酸化
水素水によるウエットエッチングによって除去する。こ
のウエットエッチングの一例としては、回転させたウエ
ハ上に過酸化水素水を供給して、いわゆる過酸化水素水
によるスピン洗浄によって行う。供給する過酸化水素水
の液温は例えば３０℃とし、洗浄時間は例えば２分間と
した。
た窒化タングステン膜からなる上記バリア層２７および
導電性膜２１〔前記図３の（１）参照〕を例えば過酸化
水素水によるウエットエッチングによって除去する。こ
のウエットエッチングの一例としては、回転させたウエ
ハ上に過酸化水素水を供給して、いわゆる過酸化水素水
によるスピン洗浄によって行う。供給する過酸化水素水
の液温は例えば３０℃とし、洗浄時間は例えば２分間と
した。
【００４１】その結果、接続孔２５の内部に金属めっき
層２９、めっきシード層（図示せず）からなるものでバ
リア層２７を介して上記第１の配線１４に接続するプラ
グ３２が形成され、その上部の配線溝２４の内部に金属
めっき層２９、めっきシード層（図示せず）からなるも
のでプラグ３２に接続する第２の配線３３が形成され
る。
層２９、めっきシード層（図示せず）からなるものでバ
リア層２７を介して上記第１の配線１４に接続するプラ
グ３２が形成され、その上部の配線溝２４の内部に金属
めっき層２９、めっきシード層（図示せず）からなるも
のでプラグ３２に接続する第２の配線３３が形成され
る。
【００４２】上記実施の形態において、酸化シリコン膜
１７、２０の代わりに有機絶縁膜を用いて、低誘電率化
を図ることも可能である。この場合には、窒化シリコン
膜１９のお代わりに酸化シリコン膜を用い、配線が形成
される有機絶縁膜上に酸化シリコンからなる下層マスク
を形成し、上層マスクに窒化タングステン膜を用いれば
よい。
１７、２０の代わりに有機絶縁膜を用いて、低誘電率化
を図ることも可能である。この場合には、窒化シリコン
膜１９のお代わりに酸化シリコン膜を用い、配線が形成
される有機絶縁膜上に酸化シリコンからなる下層マスク
を形成し、上層マスクに窒化タングステン膜を用いれば
よい。
【００４３】
【発明の効果】以上、説明したように本発明の半導体装
置の製造方法によれば、バリア層としても機能する導電
性膜をマスクに用いたエッチング後、その導電性膜を除
去することなく、導電性膜と同種のバリア層を形成し、
さらにめっきシード層を形成し、さらに電解めっきによ
り金属めっき層を形成することから、導電性膜が形成さ
れているウエハのフィールド部分の電気伝導率を高くす
ることができる。そのため、２００ｍｍ以上の直径を有
する基体への金属めっき層の形成において、金属めっき
層の膜厚の面内均一性を高めることができる。そのた
め、本発明の製造方法による金属めっき層を用いて形成
した配線は、その信頼性が向上される。また、導電性膜
に窒化タングステン膜を用いることによって、絶縁膜の
エッチングじのエッチング選択性を高くとることができ
るため、加工精度を高めることが可能になる。
置の製造方法によれば、バリア層としても機能する導電
性膜をマスクに用いたエッチング後、その導電性膜を除
去することなく、導電性膜と同種のバリア層を形成し、
さらにめっきシード層を形成し、さらに電解めっきによ
り金属めっき層を形成することから、導電性膜が形成さ
れているウエハのフィールド部分の電気伝導率を高くす
ることができる。そのため、２００ｍｍ以上の直径を有
する基体への金属めっき層の形成において、金属めっき
層の膜厚の面内均一性を高めることができる。そのた
め、本発明の製造方法による金属めっき層を用いて形成
した配線は、その信頼性が向上される。また、導電性膜
に窒化タングステン膜を用いることによって、絶縁膜の
エッチングじのエッチング選択性を高くとることができ
るため、加工精度を高めることが可能になる。
【図１】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す製造工程断面図である。
施の形態を示す製造工程断面図である。
【図２】第１の実施の形態を示す製造工程断面図（続
き）である。
き）である。
【図３】本発明の半導体装置の製造方法に係る第２の実
施の形態を示す製造工程断面図である。
施の形態を示す製造工程断面図である。
【図４】課題の説明図である。
【図５】課題の説明図である。
【図６】課題の説明図である。
１０…基体、１５…第１の絶縁膜、１８…第２の絶縁
膜、２１…導電性膜、２２…パターン、２６…凹部、２
９…金属めっき層
膜、２１…導電性膜、２２…パターン、２６…凹部、２
９…金属めっき層
フロントページの続き (72)発明者 鬼頭 英至 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 田口 充 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F033 HH11 HH19 HH21 HH32 HH34 JJ11 JJ19 JJ21 JJ32 JJ34 KK11 KK19 KK21 KK32 KK34 MM02 MM12 MM13 NN07 PP06 PP14 PP27 PP28 PP33 QQ08 QQ09 QQ12 QQ16 QQ25 QQ27 QQ28 QQ30 QQ37 QQ46 QQ48 RR04 RR06 RR21 SS15 TT02 TT04 XX01
Claims (2)
- 【請求項１】 基体に形成した絶縁膜上に導電性膜を形
成した後に前記絶縁膜に凹部を形成するためのパターン
を前記導電性膜に形成する工程と、 前記導電性膜をマスクに用いたエッチングによって前記
絶縁膜に凹部を形成する工程と、 前記凹部内にめっきシード層を形成する工程と、 電解めっきによって前記凹部内を埋め込むように金属め
っき層を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記めっきシード層を形成する前に、前
記凹部内に前記導電性膜と同種の材料でバリア層を形成
することを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157543A JP2001338924A (ja) | 2000-05-29 | 2000-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157543A JP2001338924A (ja) | 2000-05-29 | 2000-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338924A true JP2001338924A (ja) | 2001-12-07 |
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| JP2000157543A Pending JP2001338924A (ja) | 2000-05-29 | 2000-05-29 | 半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP2001338924A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024871B1 (ko) | 2003-11-11 | 2011-03-31 | 매그나칩 반도체 유한회사 | 듀얼 다마신 패턴 형성 방법 |
| JP2017085099A (ja) * | 2015-10-29 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
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-
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- 2000-05-29 JP JP2000157543A patent/JP2001338924A/ja active Pending
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| US11101293B2 (en) | 2015-10-29 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| US11776966B2 (en) | 2015-10-29 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
| A977 | Report on retrieval |
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|
| A02 | Decision of refusal |
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