KR20110114912A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20110114912A
KR20110114912A KR1020100034296A KR20100034296A KR20110114912A KR 20110114912 A KR20110114912 A KR 20110114912A KR 1020100034296 A KR1020100034296 A KR 1020100034296A KR 20100034296 A KR20100034296 A KR 20100034296A KR 20110114912 A KR20110114912 A KR 20110114912A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor device
bond pad
conductive pillar
ubm
Prior art date
Application number
KR1020100034296A
Other languages
English (en)
Other versions
KR101121816B1 (ko
Inventor
오광선
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020100034296A priority Critical patent/KR101121816B1/ko
Publication of KR20110114912A publication Critical patent/KR20110114912A/ko
Application granted granted Critical
Publication of KR101121816B1 publication Critical patent/KR101121816B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 도전성 필라의 변형에 의해 전기적 특성 및 기계적 특성이 저하되는 것을 방지하고, 원하지 않는 전기적 연결에 의한 오동작의 발생을 방지할 수 있는 반도체 디바이스에 관한 것이다.
일례로, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 1 본드 패드가 형성되며, 상기 제 1 본드 패드를 제외한 상기 제 1 면에는 제 1 패시베이션층이 형성된 제 1 반도체 다이; 상기 제 1 패시베이션층 위에 형성되며, 상기 제 1 본드 패드와 대응되는 영역에 형성된 제 1 관통홀을 갖는 제 1 쉴드층; 상기 제 1 본드 패드로부터 상기 제 1 패시베이션층 및 상기 제 1 관통홀을 따라 형성된 제 1 UBM(Under Bumped Metallogy)층; 및 상기 제 1 관통홀의 내부에서 상기 제 1 UBM층 위에 형성된 제 1 도전성 필라를 포함하는 반도체 디바이스가 개시된다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 칩 스케일 패키지(Chip Scale Package; CSP) 구조의 반도체 디바이스는 반도체 공정을 거쳐 완성된 웨이퍼가 각각의 반도체 칩으로 개별화(singulation)된 후 제조된다.
최근에는 CSP 구조의 반도체 디바이스로 플립칩 반도체 디바이스가 개발되고 있다.
플립칩 반도체 디바이스는 반도체 다이의 본드 패드에 일정 높이의 도전성 범프를 형성하여 제조되고 있으며, 도전성 범프를 통해 인쇄 회로 기판과 같은 외부 장치에 전기적으로 접속되어 사용되고 있다.
그런데, 도전성 범프는 외력에 의해 스트레스를 받아 종종 변형되는 경우가 있다. 이 경우, 플립칩 반도체 디바이스의 전기적 기계적 특성이 저하될 수 있다.
본 발명의 목적은 도전성 필라의 변형에 의해 전기적 특성 및 기계적 특성이 저하되는 것을 방지하고, 원하지 않는 전기적 연결에 의한 오동작의 발생을 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 1 본드 패드가 형성되며, 상기 제 1 본드 패드를 제외한 상기 제 1 면에는 제 1 패시베이션층이 형성된 제 1 반도체 다이; 상기 제 1 패시베이션층 위에 형성되며, 상기 제 1 본드 패드와 대응되는 영역에 형성된 제 1 관통홀을 갖는 제 1 쉴드층; 상기 제 1 본드 패드로부터 상기 제 1 패시베이션층 및 상기 제 1 관통홀을 따라 형성된 제 1 UBM(Under Bumped Metallogy)층; 및 상기 제 1 관통홀의 내부에서 상기 제 1 UBM층 위에 형성된 제 1 도전성 필라를 포함하는 것을 특징으로 한다.
상기 제 1 쉴드층은 에폭시계 드라이 필름 레지스트로 형성될 수 있다.
상기 제 1 도전성 필라는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 및 알루미늄(Al) 중 선택된 적어도 어느 하나로 형성될 수 있다.
상기 제 1 UBM층의 상면과 상기 제 1 도전성 필라의 상면은 동일 평면을 이루며, 상기 제 1 쉴드층의 상면보다 낮을 수 있다.
본 발명의 실시예에 따른 반도체 디바이스는 상기 제 1 도전성 필라 위에 형성된 제 1 솔더층을 포함할 수 있다.
상기 제 1 UBM층의 상면과 상기 제 1 쉴드층의 상면은 동일 평면을 이루며, 상기 제 1 솔더층은 상기 제 1 쉴드층의 상면으로부터 돌출되게 형성될 수 있다.
상기 반도체 디바이스 위에 적층 반도체 디바이스가 결합될 수 있다.
상기 적층 반도체 디바이스는 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이; 상기 제 2 본드 패드로부터 상기 제 2 패시베이션층으로 연장되게 형성된 제 2 UBM층; 상기 제 2 UBM층에 형성된 제 2 도전성 필라; 및 상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며, 상기 제 2 솔더층은 상기 제 1 도전성 필라에 접촉하며, 상기 제 2 패시베이션층은 상기 제 1 쉴드층에 접촉할 수 있다.
상기 적층 반도체 디바이스는 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이; 상기 제 2 패시베이션층 위에 형성되며, 상기 제 2 본드 패드와 대응되는 영역에 형성된 제 2 관통홀을 갖는 제 2 쉴드층; 상기 제 2 본드 패드로부터 상기 제 2 패시베이션층 및 제 2 관통홀을 따라 형성된 제 2 UBM층; 상기 제 2 관통홀 내부에서 상기 제 2 UBM층 위에 형성된 제 2 도전성 필라; 및 상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며, 상기 제 2 솔더층은 상기 제 1 도전성 필라에 접촉하며, 상기 제 2 쉴드층은 상기 제 1 쉴드층에 접촉할 수 있다.
상기 제 2 도전성 필라의 직경은 상기 제 1 도전성 필라의 직경보다 작을 수 있다.
또한 상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 1 본드 패드가 형성되며, 상기 제 1 본드 패드를 제외한 상기 제 1 면에는 제 1 패시베이션층이 형성된 제 1 반도체 다이를 준비하는 제 1 반도체 다이 준비 단계; 상기 제 1 본드 패드와 상기 제 1 패시베이션층에 제 1 쉴드 물질을 부착하고, 상기 제 1 쉴드 물질 중 상기 제 1 본드 패드와 대응되는 영역을 노출시키는 제 1 관통홀을 형성하도록 상기 제 1 감광 물질을 패터닝하여 제 1 쉴드층을 형성하는 제 1 쉴드 물질 부착 및 패터닝 단계; 상기 제 1 본드 패드부터 상기 제 1 패시베이션층 및 상기 제 1 쉴드층을 따라 제 1 UBM 물질을 증착하는 제 1 UBM 물질 증착 단계; 상기 제 2 UBM 물질 위에 제 1 감광 물질을 부착하고, 상기 제 1 감광 물질 중 상기 제 1 관통홀과 대응되는 영역이 제거되도록 패터닝하여 제 1 감광층을 형성하는 제 1 감광 물질 부착 및 패터닝 단계; 상기 제 1 관통홀의 내부에서 상기 제 1 UBM 물질 위에 제 1 도전성 필라를 형성하는 도금 단계; 상기 제 1 감광층을 제거하는 제 1 감광층 제거 단계; 및 상기 제 1 쉴드층 위에 위치하는 제 1 UBM 물질을 제거하여 제 1 UBM층을 형성하는 제 1 UBM 물질 제거 단계를 포함하는 것을 특징으로 한다.
상기 제 1 쉴드 물질은 에폭시계 드라이 필름 레지스트일 수 있다.
상기 제 1 감광 물질은 드라이 필름 레지스트일 수 있다.
상기 제 1 감광 물질 부착 및 패터닝 단계에서, 상기 제 1 감광 물질은 상기 제 1 UBM 물질 위에 수평하게 배치될 수 있다.
상기 도금 단계는 상기 제 1 도전성 필라의 상면이 상기 제 1 쉴드층의 상면보다 낮게 되도록 수행될 수 있다.
상기 도금 단계는 상기 제 1 도전성 필라 위에 제 1 솔더층을 형성하는 과정을 더 포함할 수 있다.
상기 도금 단계는 상기 제 1 솔더층이 상기 제 1 쉴드층의 상면으로부터 돌출되게 형성되도록 수행될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상기 반도체 디바이스 상에 배치하는 적층 반도체 디바이스를 준비하는 적층 반도체 디바이스 준비 단계; 및 상기 반도체 디바이스에 상기 적층 반도체 디바이스를 결합시키는 적층 반도체 디바이스 결합 단계를 더 포함할 수 있다.
상기 적층 반도체 디바이스는 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이; 상기 제 2 본드 패드로부터 상기 제 2 패시베이션층으로 연장되게 형성된 제 2 UBM층; 상기 제 2 UBM층에 형성된 제 2 도전성 필라; 및 상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며, 상기 적층 반도체 디바이스 준비 단계에서 상기 제 2 솔더층의 직경은 상기 제 1 도전성 필라의 직경보다 작을 수 있다.
상기 적층 반도체 디바이스 준비 단계에서, 상기 제 2 솔더층이 상기 제 1 도전성 필라에 접촉하며 상기 제 2 패시베이션층이 상기 제 1 쉴드층으로부터 이격될 수 있다.
상기 적층 반도체 디바이스 결합 단계에서, 상기 제 2 솔더층이 제 1 도전성 필라에 솔더링되면서 상기 제 2 패시베이션층이 상기 제 1 쉴드층에 부착될 수 있다.
상기 적층 반도체 디바이스는 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이; 상기 제 1 본드 패드와 대응되는 영역에 제 2 관통홀이 형성되도록 상기 제 2 패시베이션층을 덮는 제 2 쉴드층; 상기 제 2 본드 패드와 상기 제 2 관통홀을 따라 형성된 제 2 UBM층; 상기 제 2 관통홀 내부에서 상기 제 2 UBM층 위에 형성된 제 2 도전성 필라; 및 상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며, 상기 적층 반도체 디바이스 준비 단계에서 상기 제 2 솔더층의 직경은 상기 제 1 도전성 필라의 직경보다 작을 수 있다.
상기 적층 반도체 디바이스 준비 단계에서, 상기 제 2 솔더층이 상기 제 1 도전성 필라에 접촉하며 상기 제 2 쉴드층이 상기 제 1 쉴드층으로부터 이격될 수 있다.
상기 적층 반도체 디바이스 결합 단계에서, 상기 제 2 솔더층이 상기 제 1 도전성 필라에 솔더링되면서 상기 제 2 쉴드층이 상기 제 1 쉴드층에 부착될 수 있다.
상기 적층 반도체 디바이스 결합 단계는 열접착 공정에 의해 수행될 수 있다.
본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 도전성 필라를 감싸는 쉴드층을 구비함으로써, 도전성 필라가 외력에 의해 스트레스를 받아 변형되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 디바이스는 도전성 필라의 변형에 의해 전기적 특성 및 기계적 특성이 저하되는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 복수개로 형성되는 도전성 필라들 사이에 배치되어, 도전성 필라들 사이에 형성될 수 있는 브릿지(bridge)를 방지할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 디바이스는 원하지 않는 전기적 연결에 의한 오동작의 발생을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 6a 내지 도 6i는 도 5에 도시된 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 8은 도 7에 도시된 반도체 디바이스의 제조 방법 중 도금 단계를 설명하기 위한 단면도이다.
도 9는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 10은 도 9에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 준비 단계를 설명하기 위한 단면도이다.
도 11은 도 9에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 결합 단계를 설명하기 위한 단면도이다.
도 12는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 13은 도 12에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 준비 단계를 설명하기 위한 단면도이다.
도 14는 도 12에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 결합 단계를 설명하기 위한 단면도이다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 반도체 다이(110), 제 1 쉴드층(120), 제 1 UBM(Under Bumped Metallogy)층(130) 및 제 1 도전성 필라(140)를 포함한다.
상기 제 1 반도체 다이(110)는 일반적으로 실리콘 재질로 형성되며, 대략 평평한 제 1 면(110a)과, 제 1 면(110a)의 반대면으로서 대략 평평한 제 2 면(110b)을 갖는다. 또한, 상기 제 1 반도체 다이(110)는 내부에 형성된 제 1 액티브 영역(111)을 포함할 수 있다. 또한, 상기 제 1 반도체 다이(110)는 제 1 면(110a)에 형성되는 적어도 하나의 제 1 본드 패드(112)를 포함할 수 있다. 상기 제 1 본드 패드(112)는 제 1 반도체 다이(110)로 전기적 신호가 입출력 되기 위한 부분으로서, 제 1 액티브 영역(111)과 전기적으로 연결된다. 이러한 제 1 본드 패드(112)는 알루미늄 재질로 형성될 수 있으나, 여기서 제 1 본드 패드(112)의 재질을 한정하는 것은 아니다. 또한, 상기 제 1 상기 반도체 다이(110)는 제 1 본드 패드(112)를 제외한 제 1 면(110a), 즉 제 1 본드 패드(112)의 외주연인 제 1 면(110a)에 형성되는 제 1 패시베이션층(113)을 더 포함할 수 있다. 상기 제 1 패시베이션층(113)은 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 제 1 패시베이션층(113)의 재질을 한정하는 것은 아니다.
상기 제 1 쉴드층(120)은 제 1 패시베이션층(113) 위에 일정 높이로 형성되며, 대략 제 1 본드 패드(112)와 대응되는 영역에 형성된 제 1 관통홀(121)을 갖는다. 이러한 제 1 쉴드층(120)은 제 1 도전성 필라(140)를 감싸는 형태로 형성됨으로써, 외부 충격으로부터 제 1 도전성 필라(140)를 보호할 수 있으며, 제 1 도전성 필라(140)가 안정적인 구조를 가지게 할 수 있다. 이에 따라, 상기 제 1 쉴드층(120)은 제 1 도전성 필라(140)가 외력에 의해 스트레스를 받아 변형되는 것을 방지할 수 있다. 예를 들어, 상기 제 1 쉴드층(120)은 웨이퍼가 각각의 반도체 다이로 제조되기 위한 소잉(sawing) 공정 또는 반도체 다이의 후면을 처리하는 백그라인딩(back grinding) 공정 중 사용되는 접착 필름의 탈착시 제 1 도전성 필라(140)가 휘어지는 것을 방지할 수 있다. 또한, 도시되진 않았지만 상기 제 1 쉴드층(120)은 복수개로 형성되는 제 1 도전성 필라(140)들 사이에 배치되어, 제 1 도전성 필라(140)들 사이에 형성될 수 있는 브릿지(bridge)를 방지할 수 있다. 이에 따라, 상기 제 1 쉴드층(120)은 원하지 않는 전기적 연결을 방지할 수 있다.
상기 제 1 쉴드층(120)은 제 1 관통홀(121)의 형성을 위해 패터닝이 용이하고 절연성을 갖는 에폭시계 드라이 필름 레지스트(expoxy based dry film resist)로 형성될 수 있다. 구체적으로, 상기 제 1 쉴드층(120)은 드라이 필름 레지스트를 라미네이팅 방법에 의해 제 1 패시베이션층(113) 위에 부착하고, 제 1 관통홀(121)의 형성을 위해 드라이 필름 레지스트를 패터닝함으로써 형성될 수 있다. 상기 드라이 필름 레지스트는 폴리에틸렌 테레프탈레이트(Polyethlene Terephthalate: PET) 필름에 감광성 물질을 도포하고 폴리에틸렌(Polyethlene; PE) 필름을 부착한 구조일 수 있다.
상기 제 1 UBM층(130)은 제 1 본드 패드(112)로부터 제 1 패시베이션층(113) 및 제 1 관통홀(121)을 따라 형성된다. 여기서, 상기 제 1 UBM층(130)의 상면은 제 1 도전성 필라(140)의 상면과 대략 동일 평면을 이룰 수 있다. 이러한 제 1 UBM층(130)은 제 1 본드 패드(112)로 제 1 도전성 필라(140)의 접촉을 용이하게 하는 역할을 하며, 제 1 도전성 범프(140)를 도금 방법으로 형성시 하나의 전극으로서 역할을 할 수 있다. 이를 위해, 상기 제 1 UBM층(130)은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 제 1 UBM층(130)의 재질을 한정하는 것은 아니다.
상기 제 1 도전성 필라(140)는 제 1 관통홀(121)의 내부에서 제 1 UBM층(130) 위에 일정 높이로 형성된다. 이러한 제 1 도전성 필라(140)는 반도체 디바이스(100)를 다른 반도체 디바이스 또는 인쇄 회로 기판과 같은 외부 장치에 접속시키기 위한 도전성 돌기로서, 범프로서의 역할을 한다. 여기서, 상기 제 1 도전성 필라(140)의 상면이 제 1 쉴드층(120)의 상면보다 낮을 수 있다. 이는, 제 1 도전성 필라(140)를 외부로부터 더욱 안정적으로 보호하기 위해서이며, 또한 제 1 관통홀(121)의 내부에 다른 반도체 디바이스 또는 인쇄 회로 기판과 같은 외부 장치의 솔더층이 안정적으로 결합될 수 있는 공간을 제공하기 위함이다. 상기 제 1 도전성 필라(140)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 제 1 도전성 필라(140)의 재질을 한정하는 것은 아니다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 도전성 필라(140)를 감싸는 제 1 쉴드층(120)을 구비함으로써, 제 1 도전성 필라(140)가 외력에 의해 스트레스를 받아 변형되는 것을 방지할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 도전성 필라(140)의 변형에 의해 전기적 특성 및 기계적 특성이 저하되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 복수개로 형성되는 제 1 도전성 필라(140)들 사이에 제 1 쉴드층(120)을 배치하여, 제 1 도전성 필라(140)들 사이에 형성될 수 있는 브릿지(bridge)를 방지할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 원하지 않는 전기적 연결에 의한 오동작의 발생을 방지할 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 제 1 반도체 다이(110), 제 1 쉴드층(120), 제 1 UBM층(230), 제 1 도전성 필라(240) 및 제 1 솔더층(250)을 포함한다.
본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)와 비교하여 제 1 UBM층(230)과 제 1 도전성 필라(240)의 구성이 다르며 솔더층(250)의 구성을 더 포함할 뿐 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)에서는 제 1 UBM층(230), 제 1 도전성 필라(240) 및 제 1 솔더층(250)에 대해서만 설명하기로 한다.
상기 제 1 UBM층(230)은 도 1에 도시된 제 1 UBM층(130)과 유사하다. 다만, 상기 제 1 UBM층(230)은 제 1 쉴드층(120)의 상면과 대략 동일 평면을 이룬다. 이러한 제 1 UBM층(230)은 제 1 본드 패드(112)로 제 1 도전성 필라(240)의 접촉 및 제 1 도전성 필라(240)로 제 1 솔더층(250)의 접촉을 용이하게 하는 역할을 하며, 제 1 도전성 필라(240)와 제 1 솔더층(250)을 도금 방법으로 형성시 하나의 전극으로서 역할을 할 수 있다.
상기 제 1 도전성 필라(240)는 도 1에 도시된 제 1 도전성 필라(140)와 유사하다. 다만, 상기 제 1 도전성 필라(240)는 제 1 도전성 필라(140) 보다 높은 높이를 가지도록 형성된다.
상기 제 1 솔더층(250)은 제 1 도전성 필라(240) 위에 형성된다. 이러한 제 1 솔더층(250)은 다른 반도체 디바이스 또는 인쇄 회로 기판과 같은 외부 장치와 제 1 반도체 다이(110) 사이의 전기적 신호 전달 역할을 하며, 다른 반도체 디바이스 또는 인쇄 회로 기판과 같은 외부 장치에 별도의 솔더층 형성을 필요로 하지 않는다. 여기서, 상기 제 1 솔더층(250)은 제 1 쉴드층(120)의 상면으로부터 돌출되게 형성될 수 있다. 상기 제 1 솔더층(250)은 Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 제 1 솔더층(250)의 재질을 한정하는 것은 아니다.
상기와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 제 1 UBM층(230), 제 1 도전성 필라(240) 및 제 1 솔더층(250)을 구비함으로써, 다른 반도체 디바이스 또는 인쇄 회로 기판과 같은 외부 장치에 별도의 솔더층 형성을 요구할 필요가 없다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 제 1 반도체 다이(110), 제 1 쉴드층(120), 제 1 UBM층(130), 제 1 도전성 필라(140) 및 적층 반도체 디바이스(300')를 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)와 비교하여 적층 반도체 디바이스(300')가 더 결합되는 점만 다를 뿐 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)에서는 적층형 반도체 디바이스(300') 대해서만 설명하기로 한다.
상기 적층 반도체 디바이스(300')는 제 2 반도체 다이(310), 제 2 UBM층(330), 제 2 도전성 필라(340) 및 제 2 솔더층(350)을 포함한다.
상기 제 2 반도체 다이(310)는 제 1 반도체 다이(110)와 같이 대략 평평한 제 1 면(310a)과 제 2 면(310b)를 가지며, 내부에 형성된 제 2 액티브 영역(312)과, 제 1 면(310a)에 제 2 액티브 영역(311)과 연결되게 형성된 적어도 하나의 제 2 본드 패드(312)와, 제 2 본드 패드(312)를 제외한 제 1 면(310a), 즉 제 2 본드 패드(312)의 외주연인 제 1 면(310a)에 형성되는 제 2 패시베이션층(313)을 포함한다.
상기 제 2 UBM층(330)은 제 2 본드 패드(312)로부터 제 2 패시베이션층(313)으로 연장되게 형성된다.
상기 제 2 도전성 필라(340)는 제 2 UBM층(330) 위에 형성된다. 여기서, 상기 제 2 도전성 필라(340)의 직경은 제 1 도전성 필라(140)의 직경보다 작을 수 있다.
상기 제 2 솔더층(350)은 제 2 도전성 필라(340) 위에 형성된다.
상기와 같은 구성을 가지는 적층 반도체 디바이스(300')가 열접착 방법 등에 의해 반도체 디바이스(100)에 포함된 제 1 쉴드층(120)의 상부로 결합시, 제 2 솔더층(350)은 제 1 관통홀(121) 내부의 공간을 통해 제 1 UBM층(130), 제 1 도전성 필라(140), 제 2 패시베이션층(313) 및 제 2 UBM층(330)에 접촉하며, 제 2 패시베이션층(313) 중 제 2 도전성 필라(340)가 형성되지 않은 영역과 제 2 솔더층(350)이 접촉하지 않은 영역이 제 1 쉴드층(120)의 상면에 접촉한다.
상기와 같이, 본 발명에 또다른 실시예에 따른 반도체 디바이스(300)는 제 1 관통홀(121)을 통해 적층 반도체 디바이스(300')를 반도체 디바이스(100)에 안정적으로 결합시킴으로써, 하나의 반도체 디바이스에 다른 디바이스를 적층시킬 때 요구되는 별도의 언더필 물질을 필요로 하지 않는다. 따라서, 본 발명에 또다른 실시예에 따른 반도체 디바이스(300)는 제조 비용을 줄일 수 있으며 제조 공정을 단순화할 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 제 1 반도체 다이(110), 제 1 쉴드층(120), 제 1 UBM층(130), 제 1 도전성 필라(140) 및 적층 반도체 디바이스(400')를 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)와 비교하여 적층 반도체 디바이스(400')가 더 결합되는 점만 다를 뿐 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)에서는 적층형 반도체 디바이스(400') 대해서만 설명하기로 한다.
상기 적층 반도체 디바이스(400')는 제 2 반도체 다이(310), 제 2 쉴드층(420), 제 2 UBM층(430), 제 2 도전성 필라(440) 및 제 2 솔더층(450)을 포함한다.
상기 제 2 반도체 다이(310)는 도 3에서 이미 설명되었으므로 중복된 설명은 생략하기로 한다.
상기 제 2 쉴드층(420)은 제 2 패시베이션층(313) 위에 일정 높이로 형성되며 대략 제 2 본드 패드(312)와 대응되는 영역에 형성된 제 2 관통홀(421)을 갖는다.
상기 제 2 UBM층(430)은 제 2 본드 패드(312)로부터 제 2 패시베이션층(313) 및 제 2 관통홀(421)을 따라 형성된다.
상기 제 2 도전성 필라(440)는 제 2 UBM층(430) 위에 형성된다. 여기서, 상기 제 2 도전성 필라(440)의 직경은 제 1 도전성 필라(140)의 직경보다 작을 수 있다.
상기 제 2 솔더층(450)은 제 2 도전성 필라(440) 위에 형성된다.
상기와 같은 구성을 가지는 적층 반도체 디바이스가 열접착 방법 등에 의해 반도체 디바이스(100)에 포함된 제 1 쉴드층(120)의 상부로 결합시, 제 2 솔더층(450)은 제 1 관통홀(121) 내부의 공간을 통해 제 1 도전성 필라(140)에 접촉하며, 제 2 쉴드층(420)이 제 1 쉴드층(120)에 접촉한다.
상기와 같이, 본 발명에 또다른 실시예에 따른 반도체 디바이스(400)는 제 1 관통홀(121)을 통해 적층 반도체 디바이스(400')를 반도체 디바이스(100)에 안정적으로 결합시킴으로써, 하나의 반도체 디바이스에 다른 디바이스를 적층할 때 별도의 언더필 물질을 필요로 하지 않는다. 따라서, 본 발명에 또다른 실시예에 따른 반도체 디바이스(400)는 제조 비용을 줄일 수 있으며 제조 공정을 단순화할 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대해 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이고, 도 6a 내지 도 6i는 도 5에 도시된 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 제 1 반도체 다이 준비 단계(S1), 제 1 쉴드 물질 부착 및 패터닝 단계(S2), 제 1 UBM 물질 증착 단계(S3), 제 1 감광 물질 부착 및 패터닝 단계(S4), 도금 단계(S5), 제 1 감광층 제거 단계(S6) 및 제 1 UBM 물질 제거 단계(S7)를 포함한다.
도 6a를 참조하면, 상기 제 1 반도체 다이 준비 단계(S1)에서는, 대략 평평한 제 1 면(110a)과, 제 1 면(110a)의 반대면인 대략 평평한 제 2 면(110b)을 갖고, 내부에 제 1 액티브 영역(111)이 형성되고, 제 1 면(110a)에는 적어도 하나의 제 1 본드 패드(112)가 형성된 제 1 반도체 다이(110)를 준비한다. 여기서, 상기 제 1 본드 패드(112)를 제외한 상기 제 1 면(110a)에는 제 1 패시베이션층(113)이 형성된다.
도 6b 및 도 6c를 참조하면, 상기 제 1 쉴드 물질 증착 및 패터닝 단계(S2)에서는, 제 1 쉴드 물질(120a)을 접착제에 의해 제 1 본드 패드(112)와 제 1 패시베이션층(113) 위에 부착시키고, 쉴드 물질(120a) 중 대략 제 1 본드 패드(112)와 대응되는 영역을 노출시키는 제 1 관통홀(121)을 형성하도록 제 1 쉴드 물질(120a)을 포토 공정을 통해 패터닝하여 제 1 쉴드층(120)을 형성한다. 여기서, 상기 제 1 쉴드 물질(120a)은 패터닝이 가능하고 절연성을 갖는 에폭시계 드라이 필름 레지스트일 수 있으며 접착제를 포함할 수 있다.
도 6d를 참조하면, 상기 제 1 UBM 물질 증착 단계(S3)에서는, 제 1 본드 패드(112)부터 제 1 패시베이션층(113) 및 제 1 쉴드층(120)을 따라 제 1 UBM 물질(130a)을 증착한다. 상기 제 1 UBM 물질(130a)의 증착은 스퍼터링(sputtering), 화학적으로 기상 증착(CVD) 또는 플라즈마 기상 증착(PECVD) 방법에 의해 이루어질 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. 여기서, 상기 제 1 UBM 물질(130a)은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 및 그 등가물일 수 있다.
도 6e 및 도 6f를 참조하면, 상기 제 1 감광 물질 부착 및 패터닝 단계(S4)에서는, 제 UBM 물질(130a) 위에 제 1 감광 물질(135a)을 수평하게 배치되도록 부착하고, 제 1 감광 물질(135a) 중 대략 제 1 관통홀(121)과 대응되는 영역이 제거되도록 패터닝하여 제 1 감광층(135)을 형성한다. 여기서, 상기 제 1 감광 물질(120a)은 패터닝이 가능한 드라이 필름 레지스트일 수 있으며 접착제를 포함할 수 있다.
도 6g를 참조하면, 상기 도금 단계(S5)에서는, 도금 방법 등에 의해 제 1 관통홀(121)의 내부에서 제 1 UBM 물질(130a) 위에 제 1 쉴드층(120)의 상면보다 낮은 상면을 갖는 제 1 도전성 필라(140)를 형성한다. 여기서, 제 1 도전성 필라(140)를 형성하기 위한 물질은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al) 및 그 등가물 중 선택된 어느 하나일 수 있다.
도 6h를 참조하면, 상기 제 1 감광층 제거 단계(S6)에서는 스트립 방법 등에 의해 제 1 감광층(135)을 완전히 제거한다.
도 6i를 참조하면, 제 1 UBM 물질 제거 단계(S7)에서는 에칭 방법 등에 의해 제 1 UBM 물질(130a) 중 제 1 쉴드층(120) 위에 위치하는 부분을 제거하되 나머지 부분의 상면이 제 1 도전성 필라(140)의 상면과 대략 동일 평면을 이루도록 제거하여 제 1 UBM층(130)을 형성한다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법에 대해 설명하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이고, 도 8은 도 7에 도시된 반도체 디바이스의 제조 방법 중 도금 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 제 1 반도체 다이 준비 단계(S1), 제 1 쉴드 물질 부착 및 패터닝 단계(S2), 제 1 UBM 물질 증착 단계(S3), 제 1 감광 물질 부착 및 패터닝 단계(S4), 도금 단계(S15), 제 1 감광층 제거 단계(S6) 및 제 1 UBM 물질 제거 단계(S17)를 포함한다.
본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 반도체 디바이스(100)의 제조 방법과 비교하여 도금 단계(S15) 및 제 1 UBM 물질 제거 단계(S17)만 다를 뿐 동일하다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 단계에서는 도금 단계(S15) 및 제 1 UBM 물질 제거 단계(S17)에 대해서만 설명하기로 한다.
도 8을 참조하면, 상기 도금 단계(S15)는 도 6g의 도금 단계(S5)와 유사하다. 다만, 상기 도금 단계(S15)에서는, 도금 방법 등에 의해 제 1 관통홀(121)의 내부에서 제 1 UBM 물질(130a) 위에 제 1 도전성 필라(240)를 형성하고, 제 1 도전성 필라(240) 위에 제 1 쉴드층(120)의 상면으로부터 돌출되는 제 1 솔더층(250)을 형성한다. 여기서, 상기 제 1 솔더층(250)은 제 1 감광층(135)의 상면과 대략 동일 평면을 이룰 수 있다.
한편, 도시하지 않았지만 제 1 UBM 물질 제거 단계(S17)에서는, 에칭 방법 등에 의해 제 1 UBM 물질(130a) 중 제 1 쉴드층(120) 위에 위치하는 부분을 제거함으로써 제 1 UBM층(도 2의 230)을 형성한다. 여기서, 상기 제 1 솔더층(250)은 제 1 쉴드층(120) 및 제 1 UBM(230)의 상면으로부터 돌출된 상태일 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법에 대해 설명하기로 한다.
도 9는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이고, 도 10은 도 9에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 준비 단계를 설명하기 위한 단면도이고, 도 11은 도 9에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 결합 단계를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 제 1 반도체 다이 준비 단계(S1), 제 1 쉴드 물질 부착 및 패터닝 단계(S2), 제 1 UBM 물질 증착 및 패터닝 단계(S3), 제 1 감광 물질 부착 및 패터닝 단계(S4), 도금 단계(S5), 제 1 감광층 제거 단계(S6) 및 제 1 UBM 물질 제거 단계(S7), 적층 반도체 디바이스 준비 단계(S28) 및 적층 반도체 디바이스 결합 단계(S29)를 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 반도체 디바이스(100)의 제조 방법과 비교하여 적층 반도체 디바이스 준비 단계(S28) 및 적층 반도체 디바이스 결합 단계(S29)를 더 포함하는 점만 다를 뿐 동일하다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 단계에서는 적층 반도체 디바이스 준비 단계(S28) 및 적층 반도체 디바이스 결합 단계(S29)에 대해서만 설명하기로 한다.
도 10을 참조하면, 상기 적층 반도체 디바이스 준비 단계(S28)에서는, 우선 제 2 본드 패드(312)와 제 2 패시베이션층(313)을 갖는 제 2 반도체 다이(310), 제 2 UBM층(330), 제 2 도전성 필라(340) 및 제 2 솔더층(350)을 포함하는 적층 반도체 디바이스(300')를 준비한다.
그리고 상기 적층 반도체 디바이스 준비 단계(S28)에서는, 상기 적층 반도체 디바이스(300')를 도 1의 반도체 디바이스(100)의 상부에 배치시키고 열접착 공정을 수행하기 시작한다. 이때, 상기 적층 반도체 디바이스(300')의 제 2 패시베이션층(313)이 제 1 쉴드층(120)에 접촉하기 전에, 제 2 솔더층(350)이 제 1 도전성 필라(140)에 먼저 접촉하여 솔더링 되기 때문에 제 2 패시베이션층(313)과 제 1 쉴드층(120) 사이에 형성된 이격 공간을 통해 제 2 솔더층(350)과 제 1 도전성 필라(140)의 접촉 부분의 에어가 외부로 빠져나갈 수 있다. 이에 따라, 상기 적층 반도체 디바이스(300')와 반도체 디바이스(100) 사이에 존재하는 불필요한 에어를 없앨 수 있다. 또한, 여기서 상기 제 2 솔더층(350)과 제 1 도전성 필라(140)의 접촉시 미스-얼라인(Mis-align)을 방지하기 위해 상기 솔더층(350)의 직경은 제 1 도전성 필라(140)의 직경보다 작게 이루어질 수 있다.
도 11을 참조하면, 상기 적층 반도체 디바이스 결합 단계(S29)에서는, 열접착 공정을 설정된 시간 동안 진행하여 상기 적층 반도체 디바이스(300')를 반도체 디바이스(100)에 완전히 결합시킨다. 여기서, 상기 열접착 공정 수행시 제 1 쉴드층(120)의 두께가 감소되면서, 제 2 솔더층(350)과 제 1 도전성 필라(140)의 용융에 의해 제 2 솔더층(350)의 두께가 감소되고 제 2 솔더층(350)이 제 1 UBM층(130), 제 2 패시베이션층(313) 및 제 2 도전성 필라(340)와 접촉될 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)의 제조 방법에 대해 설명하기로 한다.
도 12는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이고, 도 13은 도 12에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 준비 단계를 설명하기 위한 단면도이고, 도 14는 도 12에 도시된 반도체 디바이스의 제조 방법 중 적층 반도체 디바이스 결합 단계를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)의 제조 방법은 제 1 반도체 다이 준비 단계(S1), 제 1 쉴드 물질 부착 및 패터닝 단계(S2), 제 1 UBM 물질 증착 및 패터닝 단계(S3), 제 1 감광 물질 부착 및 패터닝 단계(S4), 도금 단계(S5), 제 1 감광층 제거 단계(S6) 및 제 1 UBM 물질 제거 단계(S7), 적층 반도체 디바이스 준비 단계(S38) 및 적층 반도체 디바이스 결합 단계(S39)를 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(400)의 제조 방법은 반도체 디바이스(100)의 제조 방법과 비교하여 적층 반도체 디바이스 준비 단계(S38) 및 적층 반도체 디바이스 결합 단계(S39)를 더 포함하는 점만 다를 뿐 동일하다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)의 제조 단계에서는 적층 반도체 디바이스 준비 단계(S38) 및 적층 반도체 디바이스 결합 단계(S39)에 대해서만 설명하기로 한다.
도 13을 참조하면, 상기 적층 반도체 디바이스 준비 단계(S38)에서는, 우선 제 2 본드 패드(312)와 제 2 패시베이션층(313)을 갖는 제 2 반도체 다이(310), 제 2 쉴드층(420), 제 2 UBM층(430), 제 2 도전성 필라(440) 및 제 2 솔더층(450)을 포함하는 적층 반도체 디바이스(400')를 준비한다.
그리고 상기 적층 반도체 디바이스 준비 단계(S38)에서는, 상기 적층 반도체 디바이스(400')를 도 1의 반도체 디바이스(100)의 상부에 배치시키고 열접착 공정을 수행하기 시작한다. 이때, 상기 적층 반도체 디바이스(400')의 제 2 쉴드층(420)이 제 1 쉴드층(120)에 접촉하기 전에, 제 2 솔더층(450)이 제 1 도전성 필라(140)에 먼저 접촉하여 솔더링 되기 때문에 제 2 쉴드층(450)과 제 1 도전성 필라(140) 사이에 형성된 이격 공간을 통해 제 2 솔더층(450)과 제 1 도전성 필라(140)의 접촉 부분의 에어가 외부로 빠져나갈 수 있다. 이에 따라, 상기 적층 반도체 디바이스(400')와 반도체 디바이스(100) 사이에 존재하는 불필요한 에어를 없앨 수 있다. 또한, 상기 제 2 솔더층(450)과 제 제 1 도전성 필라(140)의 접촉시 미스-얼라인(Mis-align)을 방지하기 위해 제 2 솔더층(450)의 직경은 제 1 도전성 필라(140)의 직경보다 작게 이루어질 수 있다.
도 13을 참조하면, 상기 적층 반도체 디바이스 결합 단계(S39)에서는, 열접착 공정을 설정된 시간 동안 진행하여 상기 적층 반도체 디바이스(400')를 반도체 디바이스(100)에 완전히 결합시킨다. 여기서, 상기 열접착 공정 수행시 제 1 쉴드층(120)의 일부 두께가 감소되면서 제 2 솔더층(450)과 제 1 도전성 필라(140)의 용융에 의해 제 2 솔더층(450)의 두께가 감소될 수 있다.
본 발명은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
100, 200, 300, 400: 반도체 디바이스 110: 제 1 반도체 다이
120: 제 1 쉴드층 130, 230 : 제 1 UBM층
140, 240: 제 1 도전성 필라 250: 제 1 솔더층
310: 제 2 반도체 다이 330, 430: 제 2 UBM층
340, 440: 제 2 도전성 필라 420: 제 2 쉴드층
450: 제 2 솔더층

Claims (25)

  1. 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 1 본드 패드가 형성되며, 상기 제 1 본드 패드를 제외한 상기 제 1 면에는 제 1 패시베이션층이 형성된 제 1 반도체 다이;
    상기 제 1 패시베이션층 위에 형성되며, 상기 제 1 본드 패드와 대응되는 영역에 형성된 제 1 관통홀을 갖는 제 1 쉴드층;
    상기 제 1 본드 패드로부터 상기 제 1 패시베이션층 및 상기 제 1 관통홀을 따라 형성된 제 1 UBM(Under Bumped Metallogy)층; 및
    상기 제 1 관통홀의 내부에서 상기 제 1 UBM층 위에 형성된 제 1 도전성 필라를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 쉴드층은 에폭시계 드라이 필름 레지스트로 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 도전성 필라는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 및 알루미늄(Al) 중 선택된 적어도 어느 하나로 형성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 UBM층의 상면과 상기 제 1 도전성 필라의 상면은 동일 평면을 이루며, 상기 제 1 쉴드층의 상면보다 낮은 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 도전성 필라 위에 형성된 제 1 솔더층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 UBM층의 상면과 상기 제 1 쉴드층의 상면은 동일 평면을 이루며,
    상기 제 1 솔더층은 상기 제 1 쉴드층의 상면으로부터 돌출되게 형성되는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 반도체 디바이스 위에 적층 반도체 디바이스가 결합되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 적층 반도체 디바이스는
    제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이;
    상기 제 2 본드 패드로부터 상기 제 2 패시베이션층으로 연장되게 형성된 제 2 UBM층;
    상기 제 2 UBM층에 형성된 제 2 도전성 필라; 및
    상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며,
    상기 제 2 솔더층은 상기 제 1 도전성 필라에 접촉하며, 상기 제 2 패시베이션층은 상기 제 1 쉴드층에 접촉하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 적층 반도체 디바이스는
    제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이;
    상기 제 2 패시베이션층 위에 형성되며, 상기 제 2 본드 패드와 대응되는 영역에 형성된 제 2 관통홀을 갖는 제 2 쉴드층;
    상기 제 2 본드 패드로부터 상기 제 2 패시베이션층 및 제 2 관통홀을 따라 형성된 제 2 UBM층;
    상기 제 2 관통홀 내부에서 상기 제 2 UBM층 위에 형성된 제 2 도전성 필라; 및
    상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며,
    상기 제 2 솔더층은 상기 제 1 도전성 필라에 접촉하며, 상기 제 2 쉴드층은 상기 제 1 쉴드층에 접촉하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 2 도전성 필라의 직경은 상기 제 1 도전성 필라의 직경보다 작은 것을 특징으로 하는 반도체 디바이스.
  11. 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 1 본드 패드가 형성되며, 상기 제 1 본드 패드를 제외한 상기 제 1 면에는 제 1 패시베이션층이 형성된 제 1 반도체 다이를 준비하는 제 1 반도체 다이 준비 단계;
    상기 제 1 본드 패드와 상기 제 1 패시베이션층에 제 1 쉴드 물질을 부착하고, 상기 제 1 쉴드 물질 중 상기 제 1 본드 패드와 대응되는 영역을 노출시키는 제 1 관통홀을 형성하도록 상기 제 1 감광 물질을 패터닝하여 제 1 쉴드층을 형성하는 제 1 쉴드 물질 부착 및 패터닝 단계;
    상기 제 1 본드 패드부터 상기 제 1 패시베이션층 및 상기 제 1 쉴드층을 따라 제 1 UBM 물질을 증착하는 제 1 UBM 물질 증착 단계;
    상기 제 1 UBM 물질 위에 제 1 감광 물질을 부착하고, 상기 제 1 감광 물질 중 상기 제 1 관통홀과 대응되는 영역이 제거되도록 패터닝하여 제 1 감광층을 형성하는 제 1 감광 물질 부착 및 패터닝 단계;
    상기 제 1 관통홀의 내부에서 상기 제 1 UBM 물질 위에 제 1 도전성 필라를 형성하는 도금 단계;
    상기 제 1 감광층을 제거하는 제 1 감광층 제거 단계; 및
    상기 제 1 쉴드층 위에 위치하는 제 1 UBM 물질을 제거하여 제 1 UBM층을 형성하는 제 1 UBM 물질 제거 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 쉴드 물질은 에폭시계 드라이 필름 레지스트인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 1 감광 물질은 드라이 필름 레지스트인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 1 감광 물질 부착 및 패터닝 단계에서, 상기 제 1 감광 물질은 상기 제 1 UBM 물질 위에 수평하게 배치되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 11 항에 있어서,
    상기 도금 단계는
    상기 제 1 도전성 필라의 상면이 상기 제 1 쉴드층의 상면보다 낮게 되도록 수행되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 11 항에 있어서,
    상기 도금 단계는
    상기 제 1 도전성 필라 위에 제 1 솔더층을 형성하는 과정을 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 16 항에 있어서,
    상기 도금 단계는
    상기 제 1 솔더층이 상기 제 1 쉴드층의 상면으로부터 돌출되게 형성되도록 수행되는 것을 특징으로 하는 반도체 디바이스.
  18. 제 11 항에 있어서,
    상기 반도체 디바이스 상에 배치하는 적층 반도체 디바이스를 준비하는 적층 반도체 디바이스 준비 단계; 및
    상기 반도체 디바이스에 상기 적층 반도체 디바이스를 결합시키는 적층 반도체 디바이스 결합 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제 18 항에 있어서,
    상기 적층 반도체 디바이스는
    제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이;
    상기 제 2 본드 패드로부터 상기 제 2 패시베이션층으로 연장되게 형성된 제 2 UBM층;
    상기 제 2 UBM층에 형성된 제 2 도전성 필라; 및
    상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며,
    상기 적층 반도체 디바이스 준비 단계에서, 상기 제 2 솔더층의 직경은 상기 제 1 도전성 필라의 직경보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 19 항에 있어서,
    상기 적층 반도체 디바이스 준비 단계에서, 상기 제 2 솔더층이 상기 제 1 도전성 필라에 접촉하며 상기 제 2 패시베이션층이 상기 제 1 쉴드층으로부터 이격되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 20 항에 있어서,
    상기 적층 반도체 디바이스 결합 단계에서, 상기 제 2 솔더층이 제 1 도전성 필라에 솔더링되면서 상기 제 2 패시베이션층이 상기 제 1 쉴드층에 부착되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 18 항에 있어서,
    상기 적층 반도체 디바이스는
    제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 갖고, 상기 제 1 면에는 적어도 하나의 제 2 본드 패드가 형성되며, 상기 제 2 본드 패드를 제외한 상기 제 1 면에는 제 2 패시베이션층이 형성된 제 2 반도체 다이;
    상기 제 1 본드 패드와 대응되는 영역에 제 2 관통홀이 형성되도록 상기 제 2 패시베이션층을 덮는 제 2 쉴드층;
    상기 제 2 본드 패드와 상기 제 2 관통홀을 따라 형성된 제 2 UBM층;
    상기 제 2 관통홀 내부에서 상기 제 2 UBM층 위에 형성된 제 2 도전성 필라; 및
    상기 제 2 도전성 필라에 형성된 제 2 솔더층을 포함하며,
    상기 적층 반도체 디바이스 준비 단계에서, 상기 제 2 솔더층의 직경은 상기 제 1 도전성 필라의 직경보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제 22 항에 있어서,
    상기 적층 반도체 디바이스 준비 단계에서, 상기 제 2 솔더층이 상기 제 1 도전성 필라에 접촉하며 상기 제 2 쉴드층이 상기 제 1 쉴드층으로부터 이격되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 제 23 항에 있어서,
    상기 적층 반도체 디바이스 결합 단계에서, 상기 제 2 솔더층이 상기 제 1 도전성 필라에 솔더링되면서 상기 제 2 쉴드층이 상기 제 1 쉴드층에 부착되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  25. 제 20 항 또는 제 23 항에 있어서,
    상기 적층 반도체 디바이스 결합 단계는 열접착 공정에 의해 수행되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
KR1020100034296A 2010-04-14 2010-04-14 반도체 디바이스 및 그 제조 방법 KR101121816B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100034296A KR101121816B1 (ko) 2010-04-14 2010-04-14 반도체 디바이스 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100034296A KR101121816B1 (ko) 2010-04-14 2010-04-14 반도체 디바이스 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110114912A true KR20110114912A (ko) 2011-10-20
KR101121816B1 KR101121816B1 (ko) 2012-03-21

Family

ID=45029712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100034296A KR101121816B1 (ko) 2010-04-14 2010-04-14 반도체 디바이스 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101121816B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388195B1 (ko) * 2011-10-20 2014-04-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지
US9935072B2 (en) 2015-11-04 2018-04-03 Sfa Semicon Co., Ltd. Semiconductor package and method for manufacturing the same
CN117393523A (zh) * 2023-12-07 2024-01-12 浙江集迈科微电子有限公司 一种用于贴装的多层布线转接板及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090059504A (ko) * 2007-12-06 2009-06-11 삼성전자주식회사 반도체 장치 및 그 제조방법들
KR101115705B1 (ko) * 2008-01-28 2012-03-06 완-링 유 반도체 디바이스용 금속 범프 및 실을 형성하는 방법
KR101037832B1 (ko) * 2008-05-09 2011-05-31 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388195B1 (ko) * 2011-10-20 2014-04-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지
US9786622B2 (en) 2011-10-20 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US9935072B2 (en) 2015-11-04 2018-04-03 Sfa Semicon Co., Ltd. Semiconductor package and method for manufacturing the same
CN117393523A (zh) * 2023-12-07 2024-01-12 浙江集迈科微电子有限公司 一种用于贴装的多层布线转接板及其制备方法
CN117393523B (zh) * 2023-12-07 2024-03-08 浙江集迈科微电子有限公司 一种用于贴装的多层布线转接板及其制备方法

Also Published As

Publication number Publication date
KR101121816B1 (ko) 2012-03-21

Similar Documents

Publication Publication Date Title
US10580747B2 (en) Semiconductor package and method for fabricating base for semiconductor package
US6787903B2 (en) Semiconductor device with under bump metallurgy and method for fabricating the same
EP3800664B1 (en) Semiconductor package and method for fabricating base for semiconductor package
KR101514137B1 (ko) 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US20070102815A1 (en) Bumping process with self-aligned A1-cap and the elimination of 2nd passivation layer
US20090146282A1 (en) Semiconductor Package and Method of Forming Similar Structure for Top and Bottom Bonding Pads
US8541877B2 (en) Electronic device package and method for fabricating the same
JP2007317979A (ja) 半導体装置の製造方法
US20110254161A1 (en) Integrated Circuit Package Having Under-Bump Metallization
JP2008532307A5 (ko)
JP2008532307A (ja) 半導体パッケージ及び作成パッケージを製造する方法
TWI490958B (zh) 用於具整合被動元件之積體電路封裝之方法與系統
JP2009516369A (ja) チップアセンブリ及びそのチップアセンブリの製造方法
KR101890711B1 (ko) 범프 버퍼 스프링패드부를 포함하는 전자 소자의 패키지 및 제조 방법
TW202101708A (zh) 半導體裝置及製造半導體裝置的方法
US20080142945A1 (en) Semiconductor package with redistribution layer of semiconductor chip directly contacted with substrate and method of fabricating the same
KR101121816B1 (ko) 반도체 디바이스 및 그 제조 방법
US20200303334A1 (en) Semiconductor device and semiconductor package
US7176117B2 (en) Method for mounting passive components on wafer
US20120007233A1 (en) Semiconductor element and fabrication method thereof
JP2000306938A (ja) 半導体集積回路装置およびその製造方法
US20060160348A1 (en) Semiconductor element with under bump metallurgy structure and fabrication method thereof
KR20090044677A (ko) 반도체 장치 및 그 제조 방법
US20070080452A1 (en) Bump structure and its forming method
US20090091036A1 (en) Wafer structure with a buffer layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150213

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170210

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180207

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190212

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200224

Year of fee payment: 9