KR101388195B1 - 반도체 패키지 - Google Patents

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KR101388195B1
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치웨이 린
쿠에이웨이 황
유펑 차이
춘쳉 린
충시 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 패키지는 도전성 트레이스를 갖는 워크피스 및 도전성 필러를 갖는 칩을 포함한다. 칩이 워크피스에 부착되고, 도전성 필러와 도전성 트레이스 사이에 솔더 접합 영역이 형성된다. 도전성 필러와 도전성 트레이스 사이의 거리는 약 16㎛ 이하이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
집적 회로 칩은 반도체 웨이퍼와 같은 기판 상에 형성된 반도체 디바이스를 포함하고, 집적 회로에 전기적 인터페이스를 제공하는 메탈리콘 패드를 포함한다. 본딩 범프는 집적 회로에서 상호접속하는 구조의 일부이다. 범프는 집적 회로 디바이스로의 인터페이스를 제공하고, 그것을 통하여 디바이스로의 전기적 접속이 이루어질 수 있다. 칩의 내부 회로와 회로 보드, 다른 칩 또는 웨이퍼와 같은 외부 회로 사이에 접속을 제공하는 기술은 외부 회로에 칩 콘택트 패드를 접속하기 위해 와이어가 사용되는 와이어 본딩을 포함하고, 본 분야에 알려진 다른 기술을 포함할 수도 있다. 플립 칩 기술로 알려진 보다 최근의 칩 접속 기술이 칩 콘택트 패드에 증착된 솔더 범프를 사용하여 외부 회로에 집적 회로 디바이스를 접속시키기 위해 제공된다. 외부 회로에 칩을 장착하기 위해서, 칩은 그 정상측이 아래를 향하도록 플립(flip)되어 그 콘택트 패드가 외부 회로 상의 매칭되는 콘택트 패드와 정렬된다. 그 다음에, 솔더는 상호접속을 완료하기 위해 외부 회로를 지지하는 기판과 플립된 칩 사이에서 리플로우된다. 칩이 외부 회로 상에 직접 위치결정되어 상호접속선이 매우 짧아질 수 있으므로 결과의 플립 칩 패키지는 전통적인 캐리어-기반의 시스템보다 훨씬 작아진다. 그 결과, 인덕턴스 및 저항성 열이 크게 감소되어 고속 디바이스를 가능하게 한다.
본 실시형태에 의하면, 반도체 패키지는 도전성 트레이스를 갖는 워크피스 및 도전성 필러를 갖는 칩을 포함한다. 칩은 도전성 필러와 도전성 트레이스 사이에 형성된 솔더 접합 영역을 통하여 워크피스에 부착된다. 도전성 필러와 도전성 트레이스 사이의 거리는 약 16㎛ 이하이다.
일실시형태에 의하면, 반도체 패키지는 도전성 트레이스를 갖는 기판, 및 범프 구조를 갖는 칩을 포함한다. 범프 구조는 도전성 필러 및 도전성 필러 상에 형성된 솔더층을 포함한다. 칩은 기판에 전기적으로 연결되고, 범프 구조는 도전성 트레이스에 전기적으로 접속되어 범프-온-트레이스(BOT) 상호접속 구조를 형성한다. BOT 상호접속 구조에 있어서, 도전성 필러와 도전성 트레이스 사이의 거리는 약 16㎛ 이하이다.
개시의 다른 양상에 의하면, 방법은 길쭉한 도전성 필러를 갖는 반도체 기판을 제공하는 단계; 및 길쭉한 도전성 필러 상에 솔더층을 형성하는 단계를 포함한다. 솔더층은 약 16㎛ 이하의 두께를 갖는다.
도 1 및 도 2는 일부 실시형태에 의한 반도체 디바이스의 제조에서 중간 단계의 단면도이다.
도 3은 일실시형태에 의한 UBM(under bump metallurgy) 및/또는 도전성 필러의 3개의 예시적인 길쭉한(elongated) 구조의 상면도이다.
도 4는 일실시형태에 의한 기판에 연결된 칩을 포함하는 반도체 패키지의 단면도이다.
도 5는 일실시형태에 의한 3개의 예시적인 길쭉한 범프-온-트레이스 상호접속 구조의 상면도이다.
도 6은 일실시형태에 의한 반도체 패키지를 형성하는 방법의 플로우차트이다.
이제 첨부된 도면에 도시된 예시적인 실시형태를 참조하여 상세하게 설명될 것이다. 도면 및 설명에서 동일한 참조 부호는 동일하거나 유사한 부분을 말하는데 사용된다. 도면에서, 형상 및 두께는 명료함 또는 편의를 위해 과장될 수 있다. 이러한 설명은 특히 본 개시에 따른 장치의 일부를 형성하거나, 그것과 보다 직접적으로 협력하는 소자에 관한 것이다. 특별히 도시되거나 설명되지 않은 요소는 당업자에게 잘 알려진 다양한 형태를 취할 수 있다는 것이 이해되어야 한다. 또한, 층이 다른 층 상에 또는 기판 "상(on)"에 있다고 말할 때 그것은 다른 층 또는 기판 상에 직접 있을 수 있거나 중간 층이 존재할 수 있다.
"일실시형태" 또는 "실시형태"에 대한 본 명세서에 걸친 참조는 실시형태와 함께 설명된 특정 특징, 구조 또는 특성이 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 그러므로, 본 명세서에 걸처 다양한 위치에서의 "일실시형태에서" 또는 "실시형태에서"란 구절의 출현은 반드시 모두 동일한 실시형태를 말하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성은 하나 이상의 실시형태에서 어떤 적합한 방식으로 조합될 수 있다. 다음의 도면은 실척도로 그려지지 않았고, 이러한 도면은 단지 예시를 의도한다는 것을 인지해야 한다.
도 1 및 도 2는 일실시형태에 의한 집적 회로 제조 공정에서의 다양한 단계에서 반도체 디바이스의 일부의 단면도이다.
도 1을 참조하면, 기판(10) 내부 및/또는 상부에 형성된 전기 회로를 갖는 칩(100)의 일부가 도시된다. 기판(10)은 반도체 집적 회로 제조에서 일반적으로 채용되는 다양한 유형의 반도체 기판 중 하나일 수 있고, 집적 회로는 그 내부에 및/또는 상부에 형성될 수 있다. 반도체 기판은 벌크 실리콘, 반도체 웨이퍼, 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 기판, 또는 실리콘 게르마늄 기판을 포함하지만, 그것에 한정되지 않는 반도체 물질을 포함하는 어떤 구성일 수 있다. III족, IV족, 및/또는 V족 반도체를 포함하는 다른 반도체 물질이 사용될 수 있다. 도시되지 않았지만, 기판(10)은 쉘로우 트렌치 분리(shallow trench isolation, STI) 특징부 또는 실리콘 국부 산화(local oxidation of silicon, LOCOS) 특징부와 같은 복수의 분리 특징부를 더 포함할 수 있다. 분리 특징부는 기판(10) 내부 및/또는 상부에 형성된 다양한 마이크로전자 소자를 분리할 수 있다. 기판(10)에 형성될 수 있는 마이크로전자 소자의 유형의 예는 금속 산화 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET), 상보형 금속 산화 반도체(complementary metal oxide semiconductor, CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistors, BJT), 고전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET)와 같은 트랜지스터, 저항기, 다이오드, 캐패시터, 인덕터, 퓨즈, 및/또는 다른 적합한 소자들를 포함하지만, 그것에 한정되지 않는다. 다양한 공정이 다양한 마이크로전자 소자를 형성하기 위해 수행되고, 증착, 에칭, 주입, 포토리소그래피, 어닐링, 또는 다른 적합한 공정을 포함하지만, 그것에 한정되지 않는다. 마이크로전자 소자는 로직 디바이스, 메모리 디바이스(예를 들어, SRAM), 무선 주파수(RF) 디바이스, 입력/출력(I/O) 디바이스, 시스템-온-칩(system-on-chip, SoC) 디바이스, 및 다른 적합한 유형의 디바이스 중 하나 이상을 포함할 수 있는 집적 회로 디바이스를 형성하기 위해 상호접속된다. 기판(10)은 집적 회로 위에 놓인 상호접속 구조를 더 포함한다. 상호접속 구조는 집적 회로 위에 놓인 금속피복(metallization) 구조 및 층간 유전체층을 포함한다. 금속피복 구조에서의 층간 유전체층은 로우-k 유전체 물질, 언도핑 실리케이트 글라스(un-doped silicate glass, USG), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 및 다른 일반적으로 사용되는 물질 중 하나 이상을 포함할 수 있다. 로우-k 유전체 물질의 유전 상수(k값)는 약 3.9 미만 또는 약 2.8 미만일 수 있다. 금속피복 구조에서의 금속선은 구리 또는 구리 합금으로 형성될 수 있다.
일실시형태에 있어서, 도전성 패드(12)는 최상위(top-level) 층간 유전체층 내부에 또는 상부에 형성되고 패터닝될 수 있고, 이것은 도전성 루트의 일부이다. 도전성 패드(12)는 외부 전기 접속을 가능하게 하기 위해 UBM 구조, 솔더 범프 또는 구리 필러 범프와 같은 범프 구조가 형성될 수 있는 전기 접속을 제공하는 콘택트 패드를 포함한다. 도전성 패드(12)는 구리(Cu), 텅스텐(W), 알루미늄(Al), ALCu 합금, 은(Ag) 또는 유사한 물질 중 하나 이상을 포함하는 어떤 적합한 도전성 물질로 형성될 수 있다. 일부 실시형태에 있어서, 도전성 패드(12)는 원하는 핀 또는 볼 레이아웃을 제공하기 위한 재분배선의 단부 또는 영역일 수 있다. 패시베이션층(14)와 같은 하나 이상의 패시베이션층이 도전성 패드(12) 위에 형성되고 패터닝된다. 일실시형태에 있어서, 도전성 패드(12)의 아래에 놓인 부분을 노출하는 패시베이션층(14)에서 개구부(15)가 제공된다. 적어도 하나의 실시형태에 있어서, 패시베이션층(14)은 USG(un-doped silicate glass), 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 옥사이드 또는 그 조합과 같은 비유기(non-organic) 물질로 형성된다. 패시베이션층(14)은 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD) 등의 어떤 적합한 방법에 의해 형성될 수 있다. 다른 실시형태에 있어서, 패시베이션층(14)은, 상대적으로 부드럽고, 종종 유기의 다른 유전체 물질이 사용될 수도 있지만, 에폭시, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤즈옥사졸(PBO) 등의 폴리머층으로 형성될 수 있다. 당업자는 단일 패드층 및 단일 패시베이션층이 예시의 목적으로만 도시되었음을 인지할 것이다. 예를 들어, 다른 실시형태는 어떤 수의 도전성 패드 및/또는 패시베이션층을 포함할 수 있다.
도 1은 패시베이션층(14) 상에 형성되어 개구부(15)를 통하여 도전성 패드(12)에 전기적으로 접속된 도전성 필러(18) 및 언더-범프-야금(under-bump-metallurg, UBM)층(16)를 나타낸다. 일실시형태에 있어서, UBM층(16) 및 도전성 필러(18)의 상면도는 길쭉한 형상이다. 다양한 형상이 길쭉한 구조를 구현하기 위해 사용될 수 있고, 직사각형, 적어도 하나의 커브된 또는 라운딩된 변을 갖는 직사각형, 2개의 볼록하게 커브된 변을 갖는 직사각형, 계란형(oval), 타원형(ellipse) 또는 어떤 다른 길쭉한 형상을 포함하지만 그것에 한정되지 않는다. 이제 도 3을 참조하면, UBM층(16) 및/또는 도전성 필러(18)의 3개의 예시적인 길쭉한 구조의 상면도를 나타낸다. 길쭉한 구조(110)는 2개의 볼록하게 커브된 장변을 갖는 직사각형 형상을 나타낸다. 길쭉한 구조(120)는 타원 형상의 범프 구조를 나타낸다. 유사하게, 길쭉한 구조(130)는 2개의 볼록하게 커브된 단변을 갖는 직사각형 형상을 나타낸다.
일실시형태에 있어서, UBM층(16)은 패시베이션층(14)의 표면 및 도전성 패드(12)의 노출된 부분 상에 형성된다. 일실시형태에 있어서, UBM층(16)은 확산 배리어층 또는 글루층을 포함할 수 있고, 그것은 티타늄(Ti), 탄탈(Ta), 티타늄 나이트라이드(TiN), 탄탈 나이트라이드(TaN) 등을 함유할 수 있고, PVD 또는 스퍼터링에 의해 형성된다. 일실시형태에 있어서, UBM층(16)은 PVD 또는 스퍼터링에 의해 확산 배리어층 상에 형성된 시드층(seed layer)을 더 포함한다. 시드층은 구리(Cu), 또는 Al, 크롬(Cr), 니켈(Ni), 주석(Sn), 금(Au) 또는 그 조합을 포함하는 구리 합금으로 형성될 수 있다. 일부 실시형태에 있어서, UBM층(16)은 Ti층 및 Cu 시드층을 포함한다.
일실시형태에 있어서, 도전성 필러(18)가 UBM층(16) 상에 형성된다. 적어도 하나의 실시형태에 있어서, 도전성 필러(18)는 Cu층을 포함한다. Cu층은 순수 원소의 구리, 불가피한 불순물을 함유한 구리, 및/또는 Ta, 인듐(In), SN, 아연 (Zn), 망간(Mn), 크롬(Cr), 티타늄(Ti), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄 (Zr)과 같은 소량의 원소를 함유한 구리 합금을 포함한다. 도전성 필러(18)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, 전기화학 증착(electrochemical deposition, ECD), 분자빔 에피텍시(molecular beam epitaxy, MBE), 원자층 증착(atomic layer deposition, ALD), 및/또는 일반적으로 사용되는 CVD 방법에 의해 형성될 수 있다. 일실시형태에 있어서, Cu층은 전기회학 도금(electro-chemical plating, ECP)에 의해 형성된다. 예시적인 실시형태에 있어서, 도전성 필러(18)의 두께는 20㎛ 초과이다. 다른 예시적인 실시형태에 있어서, 도전성 필러(18)의 두께는 40㎛ 초과이다. 예를 들어, 도전성 필러(18)는 약 20~50㎛의 두께, 또는 약 40~70㎛의 두께이지만, 그 두께는 더 크거나 더 작을 수도 있다. 적어도 하나의 실시형태에 있어서, 도전성 필러(18)의 치수 및 형상은 UBM층(16)과 실질적으로 동일하다. 일부 실시형태에 있어서, 도전성 필러(18)의 치수 및 형상은 제조 공정에 의해 차이가 생기므로 UBM층(16)과 정확하게 동일하지 않다.
일실시형태에 있어서, 솔더층(20)이 도전성 필러(18) 상에 형성된다. 솔더층(20)은 도금법에 의해 Sn, SnAg, Sn-Pb, SnAgCu(0.3% 미만의 Cu 중량%를 가짐), SnAgZn, SnZn, SnBi-In, Sn-In, Sn-Au, SnPb, SnCu, SnZnIn, SnAgSb 및 다른 유사한 적정 물질 등의 무연 솔더(lead-free solder) 물질로 이루어질 수 있다. 적어도 하나의 실시형태에 있어서, 솔더층(20)은 제어된 체적으로 형성된다. 출원인은 솔더 물질의 체적이 주어진 영역에 대해 너무 크면 브리지 또는 차가운 접합 문제가 일부 미세-피치(fine-pitch) 어플리케이션에서 발생할 수 있다는 것을 배웠다. 일실시형태에 있어서, 솔더층(20)은 약 16㎛ 이하의 제어된 두께 T로 형성된다. 다른 실시형태에 있어서, 두께 T는 12㎛ 이하이다. 적어도 다른 실시형태에 있어서 솔더층(20)의 두께 T는 약 5㎛ 내지 약 16㎛ 사이의 범위에서 제어된다.
일실시형태에 있어서, 솔더 리플로우 공정이 솔더 용융 온도 이상의 온도에서 수행된다. 솔더 리플로우 공정 이후에 솔더층(20)은 용융되어 리플로우된 솔더층(20)으로 돌아간다. 두께 및 표면 형상은 리플로우 공정 이후에 변할 수 있다. 예를 들어, 리플로우된 솔더층(20)은 도 2에 나타낸 바와 같은 구면(spherical surface)을 가질 수 있다. 일실시형태에 있어서, 리플로우된 솔더층(20)의 최고 높이 H는 두께 T 이상이다. 일례에서, 최고 높이 H는 약 16㎛ 이하이다. 다른 예에서, 최고 높이 H는 약 12㎛ 이하이다. 일부 예에서, 최고 높이 H는 약 21㎛ 이하이다.
일실시형태에 있어서, UBM층(16), 도전성 필러(18), 및 리플로우된 솔더층(20)을 포함하는 범프 구조(22)가 칩(100)상에 완성된다. 칩(100)은 유전체 기판, 패키지 기판, 프린트 회로 보드(printed circuit board, PCB), 인터포저, 웨이퍼, 웨이퍼-레벨 또는 칩-레벨 적층을 이용한 다른 칩, 패키지 유닛 등의 워크피스에 부착될 것이다. 예를 들어, 실시형태는 칩-기판 본딩 구성, 칩-칩 본딩 구성, 칩-웨이퍼 본딩 구성, 웨이퍼-웨이퍼 본딩 구성, 칩-레벨 패키징, 웨이퍼-레벨 패키징 등에서 사용될 수 있다. 이후에, 범퍼 구조(22)는 워크피스 상의 도전성 트레이스에 접속됨으로써 반도체 패키지에서 범프-온-트레이스(bump-on-trace, BOT)가 형성된다.
도 4는 일실시형태에 의한 워크피스에 연결된 칩을 포함하는 반도체 패키지의 단면도이다.
일실시형태에 있어서, 워크피스(200)는 패키지 기판, PCB, 웨이퍼, 칩, 인터포저, 유전체 기판, 패키지 유닛 또는 다른 적합한 기판일 수 있는 기판(202)을 포함한다. 기판(202)은 아래에 놓인 금속 상호접속에 전기적으로 접속된 복수의 도전성 트레이스(204)를 포함한다. 도전성 트레이스(204)는 실질적으로 순수 Cu, AlCu, 또는 W, Ni, Pd, Au 및 그 합금과 같은 다른 금속성 물질로 형성될 수 있다. 도전성 트레이스(204)의 일부 영역은 범프 구조(20)에 전기적으로 접속하기 위한 랜딩(landing) 영역으로서 규정된다. 일부 실시형태에 있어서, 프리-솔더(pre-solder)층이 도전성 트레이스(204) 상에 제공된다. 솔더 마스크층이 도전성 트레이스(204)의 랜딩 영역을 규정하기 위해 제공될 수 있다. 솔더 마스크층은 SMD(solder mask defined) 타입 또는 NSMD(non-solder mask defined) 타입일 수 있다. 솔더 마스크층은 도 4에 선명하게 도시되지 않는다.
일실시형태에 있어서, 범프 구조(22)를 갖는 칩(100)은 도 4에 나타낸 바와 같이 반도체 패키지(300)를 형성하기 위해 플립-칩 본딩 기술을 통하여 상측이 아래를 향하도록 플립되어 워크피스(200)에 부착된다. 예시적인 커플링 공정은 플럭스 도포, 칩 배치, 용융 솔더 접합의 리플로우, 및/또는 플럭스 잔여물 세정 중 적어도 하나를 포함한다. 리프로우 또는 열 압축 본딩과 같은 고온 공정이 도전성 필러(18) 상의 솔더층(20)을 용융시키기 위해 수행될 수 있다. 그러므로, 용융된 솔더 물질은 칩(100)과 워크피스(200)를 함께 접합하고, 도전성 트레이스(204)에 범프 구조(22)를 전기적으로 접속한다. 솔더 물질을 용융시킴으로써 형성된 솔더 접합 영역(20")은 도전성 필러(18)와 도전성 트레이스(204) 사이에 형성된다. 범프 구조(22)가 솔더 접합 영역(20")을 통하여 도전성 트레이스(204)에 전기적으로 접속됨으로써 반도체 패키지(300)에서 범프-온-트레이스(BOT) 상호접속 구조를 형성한다. 솔더 접합 후에 언더필(underfill)(도시되지 않음)이 칩(100)과 워크피스(200) 사이의 공간으로 채워짐으로써 언더필은 또한 이웃하는 도전성 트레이스 사이의 공간으로 채워질 수 있다. 대안적으로, 반도체 패키지(300)에는 언더필이 제공되지 않는다.
이제 도 5를 참조하면, 3개의 예시적인 BOT 상호접속 구조의 상면도가 나타내어진다. 구조(302a)는 도전성 트레이스(204) 상에 형성된 길쭉한 범프 구조(22a)를 포함하고, 범프는 2개의 볼록하게 커브된 장변을 갖는 직사각형으로 형상화된다. 구조(302b)는 트레이스(204) 상부에 형성된 타원 형상의 범프 구조(22b)를 포함한다. 유사하게, 구조(302c)는 도전성 트레이스(204) 상부에 형성된 길쭉한 형상의 범프(22c), 2개의 볼록하게 커브된 단변을 갖는 직사각형으로 형상화된 범프를 포함한다. 일부 실시형태에 있어서, 길쭉한 범프 구조의 길쭉한 축은 동축이다, 즉 도전성 트레이스(204)의 축에 평행하거나 거의 평행한다.
일실시형태에 있어서, 범프 형성 동안에 솔더 체적이 제어되므로 솔더 접합 영역(20)의 체적은 브리지 및 차가운 접합 문제를 극복하기 위해 잘 제어될 수 있고, 이것은 수율 손실 문제를 해결한다. BOT 상호접속 구조(302)에서 도전성 필러(18)의 정상면으로부터 도전성 트레이스(204)의 정상면까지 측정된 거리 D는 실질적으로 솔더층(20)의 두께 T와 동등할 수 있다. 일실시형태에 있어서, 거리 D는 약 16㎛ 이하이다. 또 다른 실시형태에 있어서, 거리 D는 약 12㎛ 이하이다. 다른 실시형태에 있어서, 거리 D는 약 5㎛ 내지 약 16㎛ 사이의 범위에 있다. 실험 결과로부터, 두께 T가 약 16㎛ 이하의 값으로 제어되었을 때 거리 D는 약 16㎛ 이하의 값으로 제어될 수 있고, 측정에서 전기적 단락으로 검출되는 브리지 문제가 없다. 두께 T 및 거리 D를 약 12㎛ 이하의 값으로 제어했을 때 동일한 결과를 찾을 수 있었다.
도 6은 일실시형태에 의한 반도체 패키지를 제조하는 방법의 플로우차트이다. 방법(500)은 도전성 필러를 갖는 칩이 제공되는 단계(510)로 시작한다. 일실시형태에 있어서, 도전성 필러는 구리 또는 구리 합금을 포함한다. 일실시형태에 있어서, 도전성 필러는 길쭉한 형상이다. 방법(500)은 단계(520)로 계속되어 제어된 두께 T를 갖는 솔더층이 도전성 필러 상에 형성된다. 다른 실시형태에 있어서, 두께 T는 16㎛ 이하이다. 다른 실시형태에 있어서, 두께 T는 12㎛ 이하이다. 다른 실시형태에 있어서, 두께 T는 약 5㎛ 내지 약 16㎛ 사이의 범위에 있다. 방법(500)은 단계(530)로 계속되어 칩이 도전성 트레이스를 갖는 워크피스에 부착되고, 도전성 필러는 솔더층을 통하여 도전성 트레이스에 전기적으로 접속된다. 그러므로, 범프-온-트레이스(BOT) 상호접속 구조가 반도체 패키지 내에 형성된다. 일실시형태에 있어서, 워크피스는 유전체 기판이고, 도전성 트레이스는 구리 또는 구리 합금을 포함한다. 적어도 하나의 실시형태에 있어서, 도전성 필러와 도전성 트레이스 사이의 거리는 약 16㎛ 이하이다.
전술한 설명에서, 예시적인 특정 실시형태를 참고하여 본 발명이 설명되었다. 그러나, 본 발명의 광범위한 사상 및 범위에서 벗어나지 않고 다양한 수정, 구조, 공정 및 변경이 이루어질 수 있다는 것이 자명하다. 따라서, 본 명세서 및 도면은 제한적인 것이 아닌 예시적인 것으로 간주되어야 한다. 본 발명은 다양한 다른 조합 및 환경을 사용할 수 있고, 여기에 표현된 바와 같은 발명적 개념의 범위 내에서 변경 또는 수정이 가능하다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 패키지로서:
    도전성 트레이스를 포함하는 기판; 및
    범프 구조를 포함하는 칩
    을 포함하고,
    상기 범프 구조는 도전성 필러 및 상기 도전성 필러 상에 형성된 솔더층을 포함하며,
    상기 칩은 상기 기판에 전기적으로 연결되고, 상기 범프 구조는 상기 도전성 트레이스에 전기적으로 접속되어 범프-온-트레이스(bump-on-trace, BOT) 상호접속 구조를 형성하며;
    상기 BOT 상호접속 구조에서 상기 도전성 필러와 상기 도전성 트레이스 사이의 거리는 5㎛ 내지 16㎛ 범위에 있는 것인 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 범프 구조는 장형(elongated) 형상인 것인 반도체 패키지.
  9. 반도체 패키지 제조 방법으로서:
    장형(elongated) 도전성 필러를 포함하는 반도체 기판을 제공하는 단계; 및
    상기 장형 도전성 필러 상에 솔더층을 형성하는 단계
    를 포함하고,
    상기 솔더층은 5㎛ 내지 16㎛ 범위의 두께를 갖는 것인 반도체 패키지 제조 방법.
  10. 제 9 항에 있어서,
    도전성 트레이스를 포함하는 유전체 기판을 제공하는 단계; 및
    상기 유전체 기판에 상기 반도체 기판을 부착하는 단계
    를 더 포함하고,
    상기 솔더층은 장형(elongated) 도전성 필러와 상기 도전성 트레이스 사이에 형성되는 것인 반도체 패키지 제조 방법.
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