JP3445591B2 - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
- Publication number
- JP3445591B2 JP3445591B2 JP2001365613A JP2001365613A JP3445591B2 JP 3445591 B2 JP3445591 B2 JP 3445591B2 JP 2001365613 A JP2001365613 A JP 2001365613A JP 2001365613 A JP2001365613 A JP 2001365613A JP 3445591 B2 JP3445591 B2 JP 3445591B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- resin
- electronic component
- adhesive
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49586—Insulating layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49589—Capacitor integral with or on the leadframe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
組み込まれた半導体チップと、抵抗素子およびコンデン
サのような電子部品とが樹脂封止によりパッケージング
された半導体装置に関し、特に、前記電子部品を導電路
上へ固定するための接着構造に関する。
と、該チップの接続端子にボンディングワイヤーを経て
電気的に接続された導電路と、該導電路上に設けられた
抵抗素子およびコンデンサのような電子部品とが樹脂封
止により一体化された、いわゆる半導体パッケージが用
いられている。このような半導体パッケージへの電子部
品の組み込みに関する従来の技術の一つに、特開平10
−209365号に開示された技術がある。
は、リードフレームから切り離された複数のリードが導
電路として用いられ、これらのリード上に、前記したよ
うな電子部品が架け渡されるように配置されている。前
記電子部品の各リードへの固定には、導電性を有し且つ
硬化前に流動性を示す接着剤が用いられている。
来技術では、電子部品が各リードへ固定される際に、前
記した接着剤が、リード上における電子部品の接着領域
から前記リードの長手方向へ流出することがある。流出
した接着剤が、リードと半導体チップの接続端子とを接
続するボンディングワイヤーの取付け領域にまで達した
場合、前記ワイヤーの接続処理時、すなわちボンディン
グ処理時に接続不良を生じる虞がある。
部品との間に介在する接着剤の厚さ寸法分、前記電子部
品が上方に嵩上げされた状態で設置されることから、パ
ッケージの高さ寸法は、この接着剤の厚さ寸法分、増大
することがある。そのため、接着剤層の厚さ寸法分の増
大によるパッケージの高さ寸法の増大を防止し得るパッ
ケージングが望まれていた。
電子部品を導電路上へ設置する際に、その接着領域から
接着部材が流出することを防止するための接着構造を有
する樹脂封止型半導体装置を提供することにある。ま
た、本発明の他の目的は、前記した接着剤層によるパッ
ケージングの厚さ寸法の増大を抑制し得る半導体装置を
提供することにある。
のために、以下に説明する樹脂封止型半導体装置を採用
する。 〈構成1〉 本発明に係る第1の樹脂封止型半導体装置は、接続端子
が設けられた半導体チップと、前記接続端子から伸びる
導電線を介して前記半導体チップに接続された複数の導
電路と、2つの前記導電路間に架け渡される電子部品で
あって、該電子部品の接続端子と該接続端子に対応する
前記各導電路との間に配置され硬化前に流動性を示す導
電性接着剤を介して対応する前記各導電路に電気的に接
続され且つ前記半導体チップと一体的に樹脂封止される
電子部品とを含み、前記導電路には前記接着剤がその硬
化前に前記導電路に沿って該導電路の長手方向へ流出す
ることを防止する仕切り部材が設けられ、該仕切り部材
が前記導電路に接着される接着面を有する帯状のポリイ
ミド部材から形成されていることを特徴とする。
ば、前記導電路に仕切り部材が設けられていることか
ら、前記導電路への電子部品の設置の際、この導電路上
で、前記電子部品を設置するための領域を越えて前記接
着剤が流出することを防止できる。これにより、前記導
電路へ導電線を取付けるためのボンディング処理におけ
る接続不良を防止することができる。
記導電路に接着される接着面を有する帯状のポリイミド
部材を採用する。
が設けられた半導体チップと、前記接続端子から伸びる
導電線を介して前記半導体チップに接続された複数の導
電路と、2つの前記導電路間に架け渡される電子部品で
あって、該電子部品の接続端子と該接続端子に対応する
前記各導電路との間に配置される導電性接着剤を介して
対応する前記各導電路に電気的に接続され且つ前記半導
体チップと一体的に樹脂封止される電子部品とを含み、
前記接着剤は、導電性を有する接着フィルムから成る。
ば、前記接着剤として前記接着フィルムが用いられてい
ることから、前記導電路への電子部品の設置の際、前記
接着剤が流出することを防止できる。これにより、前記
導電路へ導電線を取付けるためのボンディング処理にお
ける接続不良を防止することができる。
され加熱により硬化する合成樹脂フィルムを用いること
ができ、この合成樹脂フィルムは、熱硬化性または熱可
塑性を示す樹脂材料で構成することができる。
電路にリードフレームから切り離されたリードが用いら
れる例えばSOP(Small Outline Package)のような
パッケージに適用することができる。また、前記リード
には、前記電子部品が配置される領域がその他の領域に
対して下段となる段差を与える変形部を形成することが
できる。これにより、パッケージング時の高さ寸法の低
減を図ることができる。
記半導体チップが絶縁フィルム上またはガラスもしくは
金属等からなる基板部材上に搭載されるBGA(Ball G
ridArray)のようなパッケージに適用することができ
る。前記パッケージでは、前記絶縁フィルム上に設けら
れた導電パターンが前記各導電路として用いられる。
沿って以下に説明する。 〈具体例1〉本発明に係る半導体装置の特徴は、図1お
よび図1に示された線II−IIに沿って得られた断面図で
ある図2に最もよく表されているが、これらに沿っての
説明に先立ち、図3に沿って本発明に係る樹脂封止型半
導体を概略的に説明する。
装置101は、図3に示されているように、半導体集積
回路が組み込まれた半導体チップ10と、導電線となる
ボンディングワイヤー11を介して該チップに接続され
る複数の導電路間すなわちリード12間に設けられる電
子部品13とが、樹脂101aにより一体的に封止され
た、従来よく知られた半導体パッケージ101である。
図3に示す例では、前記パッケージから引き出された接
続端子群が該パッケージの両側部に設けられた、いわゆ
るSOP(Small Outline Package)が示されている。
明確に示すべく樹脂101aの上方部分を部分的に除去
して示す前記パッケージ101の上面図である。前記パ
ッケージ101は、図1および図3に示されているよう
に、リードフレーム(図1および図3にはフレーム部分
が除去されて示されている。)のダイパッド10a上に
配置された半導体チップ10の近傍に、それぞれが前記
リードフレームを切り離した後の残存部分で構成される
複数のリード12(12a〜12n)が設けられてい
る。これらのリード12およびダイパッド10aは、樹
脂101a内で同一平面上に配置されている。
2aおよび12dを除く複数のリード12(12b〜1
2c、12e〜12n)は、それぞれの一端が前記ダイ
パッド10aから間隔をおくように配置されている。前
記した複数のリード12は、それらの一端で、所定の接
続処理、すなわちボンディング処理により接続されたボ
ンディングワイヤー11を介して、半導体チップ10の
接続端子と電気的に接続されている。また、前記リード
12の他端は、図3に示されているように、前記パッケ
ージ101から引き出された接続端子群となる。
は、抵抗素子およびコンデンサのような電子部品13
(13aまたは13b)が、従来におけると同様に、架
け渡されている。図1に示す例では、電子部品13a
は、リード12aとリード12bとに架け渡され、電子
部品13bは、リード12bとリード12cとに架け渡
されている。
部品13の固定には、導電性を示す接着剤14が用いら
れ、この接着剤14により、前記各リード12a〜12
cと電子部品13の接続端子とが電気的に接続される。
前記接着剤14として、例えば、従来よく知られた流動
性を有するエポキシ系接着剤に、銀のような導電材が添
加された接着剤を用いることができる。
た所定のリード12a〜12cには、電子部品13の近
傍で、前記各リード12a〜12cをその幅方向xに横
切り且つ該リードの表面から突起する立ち上がり部を形
成すべく、帯状の仕切り部材15(15a〜15g)が
設けられている。これらの仕切り部材15は、電子部品
13の各接着領域から接着剤14が各リード12a〜1
2cに沿って流出することを防止する。
は、例えば、絶縁性を示す従来よく知られたポリイミド
材を用いることができ、例えば所定の加熱処理により、
前記したリード12a〜12c上に固定される。
には、一対の仕切り部材15aおよび15bが設けら
れ、該両仕切り部材は、リード12aの屈曲部に電子部
品13aの一端を受け入れる接着領域を規定すべく、電
子部品13aの前記一端を前記屈曲部で挟むように配置
されている。前記接着領域に滴下された接着剤14は、
仕切り部材15aで塞き止められ、前記屈曲部を超えて
ダイパッド10aへ流出することが防止される。
c、15dおよび15eが設けられている。詳しくは、
前記したボンディングワイヤー11のボンディング処理
が施されるリード12bのリード端と、該リード端から
間隔をおいて設置されている電子部品13aの他端との
間に、仕切り部材15cが配置されている。仕切り部材
15dは、電子部品13aの他端と該他端から間隔をお
いて設置されている電子部品13bの一端との間に、両
電子部品を仕切るように配置されている。前記仕切り部
材15cおよび15dは、それらの間に、電子部品13
aの他端のための接着領域を規定する。この接着領域に
滴下された接着剤14は、仕切り部材15cにより、前
記領域を越えて前記リード端部へ流出することが防止さ
れる。
bの一端に関して仕切り部材15dと反対側に配置され
ており、この仕切り部材15eは、仕切り部材15dと
協働して、それらの間に電子部品13bの一端のための
接着領域を規定する。前記両電子部品13のための接着
領域は、仕切り部材15dにより隔てられることから、
両接着領域への接着剤14の相互の流入が防止される。
る仕切り部材15dが設けられていることにより、電子
部品13aおよび13bのそれぞれを時間をおいて設置
することが容易となる。前記両電子部品13(13aお
よび13b)が同時的に設置されるような場合には、こ
の仕切り部材15dを不要とすることができる。
び15gが、両者間に電子部品13bの他端のための接
着領域を規定すべく、リード12bから架け渡された電
子部品13bの他端の両側を挟むように設けられてい
る。仕切り部材15fは、リード12cの前記したリー
ド端部への接着剤14の流出を防止する。
導体チップ10から最も遠方に設けられた仕切り部材1
5b、15eおよび15gは、電子部品13の接着領域
から前記した各リードの他端へ向けての接着剤14の流
出を防止する。これらの仕切り部材15b、15eおよ
び15gの設置は、適宜省略することができる。
装置、すなわち前記パッケージ101によれば、リード
12上への電子部品13の設置の際、該電子部品を固定
するための接着剤14が、その硬化前に前記リード12
の長手方向yに沿って流出し、電子部品13の接着領域
を越えた領域に付着することを防止することができる。
これにより、ボンディングワイヤー11が接続される前
記各リード端で、接着剤14の影響を受けることなく、
前記ワイヤー11の適正なボンディング処理を施すこと
ができる。
子部品が設けられたリード12との間には、硬化した接
着剤14が介在することから、この接着剤の厚さ寸法に
対応して、各電子部品13が嵩上げされた状態で樹脂1
01a内に封止される。そのために、パッケージの高さ
寸法が増大し、この増大に伴う樹脂封止のための鋳型の
変更が必要になることがある。
制すべく、例えばリード12bに図4に示されているよ
うな段差部16を形成することが望ましい。段差部16
は、図示の例では、クランク状の変形部により形成され
ており、この段差部16により規定されるリード12b
の下段部12b′に、前記したと同様に、電子部品13
aおよび13bを配置することができる。これにより、
前記段差の分、パッケージ内での各電子部品13の頂部
位置を低くすることができ、図3に示されるリード引出
し部101a′に対応した前記鋳型部分の高さを変更す
ることなく、パッケージの厚さ寸法の増大を抑制するこ
とができる。
の樹脂封止型半導体装置102を示す。図5に示された
具体例2の半導体パッケージ102は、電子部品13の
各接着領域が、リード12をその幅方向xに横切る凹所
17で規定された例を示す。
断面を示す。電子部品13が設けられる所定のリード1
2には、その1つのリード12bを示す図6から明らか
なように、リード12bの平坦な上面を除去して形成さ
れ且つ該リードを幅方向に横断する浅溝により、凹所1
7が規定されている。前記浅溝を形成すべく、電子部品
13の接着領域となるリード12部分に、研削処理また
はエッチング処理等を施すことができる。
17が、電子部品13aおよび13bのそれぞれに対応
して形成されており、これらの凹所17で、具体例1に
おけると同様な接着剤14を介して、各電子部品13の
接続端子が各リード12a〜12cに電気的に接続され
ている。
13(13aまたは13b)の接着作業時、各凹所17
内に滴下された接着剤14は、その凹所17から溢れ出
さない限り、リード12の長手方向yに沿って流出する
ことはない。
具体例1におけると同様に、前記リード端部で前記ワイ
ヤー11の適正なボンディング処理を施すことができ
る。
よれば、前記電子部品13は、リード表面に対する低部
を規定する各凹所17に設置されることから、リードに
具体例1に示したような変形部を形成することなく、電
子部品13と各リード12との間に介在する接着剤14
の厚さ寸法に応じて、パッケージの高さ寸法が増大する
ことが抑制される。
ージ102では、リード12a〜12cに凹所17とな
る浅溝を形成すべく、各リードの表面が部分的に研削ま
たはエッチング等が施された例を示したが、これに代え
て、接着領域を規定する凹所17として、図7に示され
ているような変形溝17′を採用することができる。こ
の変形溝17′は、例えばプレス加工により各リード1
2(図示の例ではリード12b)を凹状に変形させるこ
とにより、形成することができる。
ィルムを用いた具体例3を示す。本発明に係る具体例3
の樹脂封止型半導体装置103、すなわち半導体パッケ
ージ103は、図8に示された例では、電子部品13
が、導電性を有する接着フィルム18により、リード1
2b上に設置されている。
硬化性または熱可塑性を示すフィルム状の合成樹脂内に
導電性の微粒子が分散された従来よく知られた導電性を
示す接着フィルムを用いることができる。この接着フィ
ルム18に、所定の加熱処理を施すことにより、電子部
品13がリード12に接着され、両者が電気的に接続さ
れる。
動性を示すことから、リード12a〜12c上へ電子部
品13を設置するとき、流動性を有する接着剤14のよ
うに各接着領域を越えて他の領域に流出することはな
い。
ば、具体例1および2におけると同様に、前記リード端
部で前記ワイヤー11の適正なボンディング処理を施す
ことができる。
抑制するために、前記パッケージ103のリード12a
〜12cに、具体例1で説明したと同様な段差部16を
形成することができる。
ッケージとして、前記したSOPが用いられた例を示し
たが、本発明は、この他に、例えば従来よく知られたB
GA(Ball Grid Array)を用いることができる。図9
は、このBGAタイプのパッケージが具体例1に適用さ
れたパッケージ101′を示す。
られているように、絶縁フィルムまたは基板部材として
のガラスもしくは金属等からなる基板19と、該基板の
一方の面に設けられる半導体チップ10および該チップ
にボンディングワイヤー11を介して接続された複数の
導電パターン20と、基板19の他方の面に設けられ、
対応する導電パターン20に電気的に接続される球状の
接続端子21とを備え、これらが前記したと同様な樹脂
(図示せず)により覆われている。
に、前記樹脂内で対応する2つの前記導電パターン20
上に架け渡された電子部品13cと、該電子部品に関連
して設けられる仕切り部材15′(15a′〜15
d′)とを備える。仕切り部材15′に、例えば、具体
例1におけると同様なポリイミド材を用いることができ
る。
の接続端子から伸びるボンディングワイヤー11が接続
される導電パターン20の接続端と、電子部品13cの
一方の接続端との間に配置されている。また、仕切り部
材15b′は、仕切り部材15a′との間に前記一方の
接続端のための接着領域を規定すべく、仕切り部材15
a′から間隔をおいて導電パターン20上に配置されて
いる。
d′は、電子部品13cの他方の接続端のための設置領
域を規定すべく、前記した両仕切り部材15a′および
15b′と同様に、対応する導電パターン20上に設け
られている。電子部品13cが設けられた前記両導電パ
ターン20を除く他の導電パターン20と、半導体チッ
プ10の他の端子との間には、前記したと同様なボンデ
ィングワイヤー11が接続されているが、図面の簡素化
のために、これらは省略されている。
前記した2つの導電パターン20のそれぞれにおける電
子部品13cの両側に、具体例1で説明したと同様な仕
切り部材15′(15a′〜15d′)が設けられてい
ることから、具体例1〜3におけると同様に、導電パタ
ーン20の接続端部で、前記ワイヤー11の適正なボン
ディング処理を施すことができる。
れば、導電路への電子部品の設置の際、この導電路上
で、電子部品を設置するための領域を越えて接着剤が流
出することを防止できる。これにより、前記導電路へ導
電線を取付けるためのボンディング処理における接続不
良を防止することができる。
の内部を示す上面図である。
図である。
の断面を示す概略図である。
る。
の内部を示す上面図である。
図である。
る。
す断面図である。
示す上面図である。
Claims (10)
- 【請求項1】 接続端子が設けられた半導体チップと、
前記接続端子から伸びる導電線を介して前記半導体チッ
プに接続された複数の導電路と、2つの前記導電路間に
架け渡される電子部品であって、該電子部品の接続端子
と該接続端子に対応する前記各導電路との間に配置され
硬化前に流動性を示す導電性接着剤を介して対応する前
記各導電路に電気的に接続され且つ前記半導体チップと
一体的に樹脂封止される電子部品とを含み、前記導電路
には前記接着剤がその硬化前に前記導電路に沿って該導
電路の長手方向へ流出することを防止する仕切り部材が
設けられ、該仕切り部材が前記導電路に接着される接着
面を有する帯状のポリイミド部材から形成されているこ
とを特徴とする樹脂封止型半導体装置。 - 【請求項2】 前記各導電路は、リードフレームのリー
ドである請求項1記載の樹脂封止型半導体装置。 - 【請求項3】 前記リードには、前記電子部品が配置さ
れる領域がその他の領域に対して下段となる段差を与え
る変形部が設けられている請求項2記載の樹脂封止型半
導体装置。 - 【請求項4】 前記半導体チップは絶縁フィルム上また
は基板部材上に搭載されており、前記各導電路は、前記
絶縁フィルム上または基板部材上に設けられた導電パタ
ーンである、請求項1記載の樹脂封止型半導体装置。 - 【請求項5】 接続端子が設けられた半導体チップと、
前記接続端子から伸びる導電線を介して前記半導体チッ
プに接続された導電路を含む複数の導電路と、2つの前
記導電路間に架け渡される電子部品であって該電子部品
の接続端子と該接続端子に対応する前記各導電路との間
に配置される導電性接着剤を介して対応する前記各導電
路に電気的に接続され且つ前記半導体チップと一体的に
樹脂封止される電子部品とを含み、 前記接着剤は、導電性を有する接着フィルムから成るこ
とを特徴とする樹脂封止型半導体装置。 - 【請求項6】 前記接着フィルムは、導電性微粒子が分
散され加熱により硬化する合成樹脂フィルムからなる請
求項5記載の樹脂封止型半導体装置。 - 【請求項7】 前記合成樹脂フィルムは、熱硬化性また
は熱可塑性を示す請求項6記載の樹脂封止型半導体装
置。 - 【請求項8】 前記各導電路は、リードフレームのリー
ドである請求項5記載の樹脂封止型半導体装置。 - 【請求項9】 前記リードには、前記電子部品が配置さ
れる領域がその他の領域に対して下段となる段差を与え
る変形部が設けられている請求項5記載の樹脂封止型半
導体装置。 - 【請求項10】 前記半導体チップは絶縁フィルム上ま
たは基板部材上に搭載されており、前記各導電路は、前
記絶縁フィルム上または基板部材上に設けられた導電パ
ターンである、請求項5記載の樹脂封止型半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001365613A JP3445591B2 (ja) | 2001-11-30 | 2001-11-30 | 樹脂封止型半導体装置 |
US10/125,396 US6833607B2 (en) | 2001-11-30 | 2002-04-19 | Resin-molded semiconductor device that includes at least one additional electronic part |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001365613A JP3445591B2 (ja) | 2001-11-30 | 2001-11-30 | 樹脂封止型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003168776A JP2003168776A (ja) | 2003-06-13 |
JP3445591B2 true JP3445591B2 (ja) | 2003-09-08 |
Family
ID=19175611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001365613A Expired - Fee Related JP3445591B2 (ja) | 2001-11-30 | 2001-11-30 | 樹脂封止型半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6833607B2 (ja) |
JP (1) | JP3445591B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4566799B2 (ja) * | 2005-03-31 | 2010-10-20 | 大日本印刷株式会社 | 樹脂封止型電子部品内蔵半導体装置および電子部品内蔵リードフレーム |
TWI251939B (en) * | 2005-05-24 | 2006-03-21 | Siliconware Precision Industries Co Ltd | Lead-frame type semiconductor package and lead frame thereof |
US20080013298A1 (en) * | 2006-07-14 | 2008-01-17 | Nirmal Sharma | Methods and apparatus for passive attachment of components for integrated circuits |
US20090001533A1 (en) * | 2007-06-27 | 2009-01-01 | Ming Hsun Lee | Multi-chip packaging in a tsop package |
KR101647587B1 (ko) * | 2015-03-03 | 2016-08-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
DE102017107715B4 (de) | 2017-04-10 | 2022-03-03 | Infineon Technologies Ag | Magnetisches Sensor-Package und Verfahren zur Herstellung eines magnetischen Sensor-Packages |
IT201700055987A1 (it) | 2017-05-23 | 2018-11-23 | St Microelectronics Srl | Procedimento per fabbricare dispositivi a semiconduttore e corrispondente prodotto |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3951722A (en) * | 1970-04-28 | 1976-04-20 | John Charles Howson | Contact adhesives |
JPS5643376A (en) * | 1979-09-14 | 1981-04-22 | Sankosha:Kk | Electrically conductive adhesive |
JPS59158334A (ja) | 1983-02-28 | 1984-09-07 | Japan Electronic Control Syst Co Ltd | デイ−ゼルエンジンのアイドル回転数制御装置 |
JPS61147559A (ja) | 1984-12-21 | 1986-07-05 | Nec Corp | コンデンサ内蔵型半導体装置 |
JPH0357251A (ja) * | 1989-07-26 | 1991-03-12 | Hitachi Ltd | 半導体装置 |
JPH05275602A (ja) | 1992-03-27 | 1993-10-22 | Omron Corp | 電子機器 |
JPH06177314A (ja) | 1992-12-08 | 1994-06-24 | Mitsubishi Electric Corp | 半導体装置 |
US6111306A (en) * | 1993-12-06 | 2000-08-29 | Fujitsu Limited | Semiconductor device and method of producing the same and semiconductor device unit and method of producing the same |
JPH0837252A (ja) * | 1994-07-22 | 1996-02-06 | Nec Corp | 半導体装置 |
JPH10209365A (ja) * | 1997-01-06 | 1998-08-07 | Texas Instr Inc <Ti> | 電子装置 |
-
2001
- 2001-11-30 JP JP2001365613A patent/JP3445591B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-19 US US10/125,396 patent/US6833607B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030102543A1 (en) | 2003-06-05 |
US6833607B2 (en) | 2004-12-21 |
JP2003168776A (ja) | 2003-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
US9362210B2 (en) | Leadframe and semiconductor package made using the leadframe | |
US6410987B1 (en) | Semiconductor device and a method of manufacturing the same and an electronic device | |
US6395579B2 (en) | Controlling packaging encapsulant leakage | |
US5793108A (en) | Semiconductor integrated circuit having a plurality of semiconductor chips | |
US7518223B2 (en) | Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer | |
US6433421B2 (en) | Semiconductor device | |
US20040201088A1 (en) | Semiconductor multi-chip package and fabrication method | |
US7652357B2 (en) | Quad flat no-lead (QFN) packages | |
US7074696B1 (en) | Semiconductor circuit module and method for fabricating semiconductor circuit modules | |
JP2005519471A (ja) | 積層ダイ半導体装置 | |
US20100193922A1 (en) | Semiconductor chip package | |
US6876087B2 (en) | Chip scale package with heat dissipating part | |
JP2003017518A (ja) | 混成集積回路装置の製造方法 | |
US5708294A (en) | Lead frame having oblique slits on a die pad | |
JP3839178B2 (ja) | 半導体装置 | |
JP3445591B2 (ja) | 樹脂封止型半導体装置 | |
US20040042185A1 (en) | Tab package and method for fabricating the same | |
US20050263482A1 (en) | Method of manufacturing circuit device | |
JPH0797594B2 (ja) | 半導体集積回路装置 | |
JPH08153747A (ja) | 半導体チップおよびそれを用いた半導体装置 | |
CN116569331A (zh) | 包括多个引线框架的半导体器件封装件及相关方法 | |
JP4416618B2 (ja) | 半導体装置実装体及びその製造方法 | |
JP3182374B2 (ja) | 半導体装置 | |
KR19990055277A (ko) | 칩 스케일 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080627 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 9 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130627 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |