KR19990055277A - 칩 스케일 패키지 - Google Patents

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KR19990055277A
KR19990055277A KR1019970075209A KR19970075209A KR19990055277A KR 19990055277 A KR19990055277 A KR 19990055277A KR 1019970075209 A KR1019970075209 A KR 1019970075209A KR 19970075209 A KR19970075209 A KR 19970075209A KR 19990055277 A KR19990055277 A KR 19990055277A
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KR1019970075209A
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Inventor
김세일
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윤종용
삼성전자 주식회사
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Abstract

본 발명은 칩 스케일 패키지에 관한 것으로서, 본 발명은 복수의 본딩 패드가 형성된 하면을 갖는 반도체 칩과; 복수개의 비아 홀이 형성된 폴리이미드 테이프와, 폴리이미드 테이프 상에 형성된 회로 패턴과, 회로 패턴 상에 형성된 금 트레이스를 갖는 기판과; 복수개의 비아 홀 각각에 형성되어 비아 홀을 통해 회로 패턴과 전기적으로 연결되는 솔더 볼과; 기판의 상면과 본딩 패드를 포함하는 반도체 칩의 하면 사이에 접착되어 본딩 패드와 기판의 금 트레이스를 전기적으로 연결하고, 기판과 반도체 칩을 물리적으로 연결하는 이방성 도전 고무와; 기판의 외부로 노출된 상면에 충전되어 상기 반도체 칩의 측면을 봉지하는 봉지 수지를 구비하는 칩 스케일 패키지를 제공한다. 본 발명에 따르면, 이방성 도전 고무를 이용하여 반도체 칩의 본딩 패드와 기판의 금 트레이스를 전기적으로 연결함으로써, 본딩 패드와 기판의 금 트레이스를 일괄적으로 본딩할 수 있어 리드를 이용하여 본딩 패드와 개별적으로 본딩하는 공정을 피할 수 있으며, 기판에 리드를 연결하기 위해 윈도우를 형성하지 않아도 되므로 솔더 볼을 형성 위치에 구애를 받지 않아 솔더 볼의 설계의 자유도가 향상되는 이점이 있다.

Description

칩 스케일 패키지(Chip Scale Package)
본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 이방성 도전 고무를 이용하여 반도체 칩과 기판을 연결하는 칩 스케일 패키지에 관한 것이다.
시스템의 경박단소화 추세에 맞추어 그에 실장되는 패키지의 크기도 경박단소화가 요구되고 있다. 그러나 통상적인 패키지에 있어서, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고 더 두껍기 때문에 상기의 목적을 달성하기 곤란하다. 따라서, 상기의 목적의 달성하기 위한 한 방편으로서 최근에는 칩의 크기를 크게 벗어나지 않는 범위 내에서 조립될 수 있는 칩 스케일 패키지(chip scale package; CSP)가 나타나게 되었다. 칩 스케일 패키지는 칩 크기이거나 칩 크기보다 약간 큰 크기의 패키지를 가리키는 일반적인 용어이며 패키지에 대한 칩의 크기 비가 80% 이상 또는 칩에 대한 패키지 크기 비가 120%이하인 패키지를 칩 스케일 패키지로 명명하자는 의견이 제안되기도 하였다. 일반적으로 피치가 1.0㎜ 이하인 경우가 마이크로 비지에이(BGA) 또는 칩 스케일 패키지인 것으로 알려져 있다. 칩 스케일 패키지는 칩과 거의 같은 크기임에도 불구하고, 최종 사용자에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술을 이용할 수 있기 때문에 전자 기기의 소형 박형화, 다기능화를 도모할 수 있는 장점이 있다.
이하 도면을 참조하여 종래 기술의 실시예에 의한 칩 스케일 패키지를 상세히 설명하고자 한다.
도 1은 종래 기술에 따른 일실시예를 나타내는 칩 스케일 패키지의 단면도이다.
도 1을 참조하면, 종래의 칩 스케일 패키지(10)는 반도체 칩(13)의 하면에 형성된 복수의 본딩 패드(16)들이 이들에 각각 대응되는 회로 패턴(18)과 리드(17)를 통해 전기적으로 연결되어 있다. 회로 패턴(18)은 폴리이미드 테이프(15) 상에 형성된 구리층에 마스크를 이용하여 식각함으로 형성된다. 회로 패턴(18) 상에는 회로 패턴(18)에 대응하여 금 트레이스(19)를 형성하며 리드(17)는 금 트레이스(19)와 일체로 되어 있다. 폴리이미드 테이프(15), 폴리이미드 테이프(15) 상에 형성된 회로 패턴(18) 및 회로 패턴(18) 상에 형성된 금 트레이스(19)를 통틀어 기판(7)이라 규정하겠다.
기판(7)의 하면에는 본딩 패드(16)의 위치에 대응하여 형성된 복수의 윈도우(11)와, 솔더 볼(14)이 형성될 수 있도록 복수의 비아 홀(9)이 형성되어 있다. 기판(7)과 반도체 칩(13)은 기판(7)의 윈도우(11) 부분을 제외한 부분에 형성된 엘라스토머(8; elastomer)에 의해 접착된다. 엘라스토머(8)는 반도체 칩(13)과 기판(7)의 열 팽창 정도의 차에 따라 발생하는 내부 응력을 완화할 수 있도록 반도체 칩(13)의 열팽창 계수와 기판(7)의 열팽창 계수의 사이 값에 해당하는 열팽창 계수를 갖는다. 기판(7)과 본딩 패드(16) 사이의 전기적 연결은 금 트레이스(19)와 일체로 형성된 리드(17)에 의해 이뤄진다. 최초 금 트레이스(19)와 동일 평면을 이루며 윈도우(11) 내로 금 트레이스(19)와 일체로 연장되어 있는 리드(17)는 윈도우(11)의 하부면으로부터 본딩 장치(도시되지 않음)가 밀어 올려짐에 따라 알파벳“S”자 형태로 휘어져서 본딩 패드(16)에 전기적으로 본딩된다. 윈도우(11) 내의 리드(17)와 본딩 패드(16)의 전기적 연결 부분, 기판(7)의 외부로 노출된 부분, 반도체 칩(13)의 측면은 봉지 수지(12)에 의해 봉지되어 외부로부터 보호된다. 봉지 수지(12)를 주입하는 방법은 윈도우(11) 부분을 포함하여 기판(7) 하면 전체에 커버 필름(도시되지 않음)을 부착하여 봉지 수지(7)가 세지 않도록 하고 봉지 작업이 완료된 후 커버 필름(도시되지 않음)을 제거하는 방법을 사용한다. 반도체 칩(13)과 주 기판(도시되지 않음)의 전기적 연결은 솔더 볼(14)에 의해 이뤄지는데, 솔더 볼(14)은 비아 홀(9)을 통하여 기판(7)에 형성된 회로 패턴(18)과 전기적으로 연결된다. 일반적으로 솔더 볼(14)이 형성되는 위치에 따라 솔더 볼(14)이 반도체 칩(13) 영역에 해당하는 기판(7)의 안쪽에 형성되는 팬-인(fan in)형 칩 스케일 패키지와, 솔더 볼(14)이 반도체 칩(7) 영역에 해당하는 기판(7) 안쪽과 기판(7) 바깥쪽에 형성되는 팬-인/팬-아웃(fan in/out)형 칩 스케일 패키지로 나뉜다. 도 1에는 종래의 팬-인형 칩 스케일 패키지(10)가 도시되어 있다.
도 2는 종래 기술에 따른 또다른 실시예를 나타내는 칩 스케일 패키지의 단면도이다.
도 2를 참조하면, 또다른 실시예는 팬-인/팬-아웃형 칩 스케일 패키지(20)로서, 반도체 칩(23) 영역에 대응되는 기판(37)의 안쪽과 바깥쪽 모두에 솔더 볼(24)이 형성되어 있고, 솔더 볼(34)과 전기적으로 연결된 리드(27)는 기판(37) 안쪽과 바깥쪽에서 복수의 본딩 패드(26)에 순차적으로 엇갈려서 전기적으로 연결된다. 또한 금속 캔(31)은 반도체 칩(23)을 금속 캔(31)의 하면에 형성된 캐비티(34) 내에 접착제(33)를 매개로 안착시킴으로써 외부 환경으로부터 보호하고, 반도체 칩(23)에서 발생한 열을 외부로 방출한다. 금속 캔(31)을 갖는 팬-인/팬-아웃형 칩 스케일 패키지(20)인 점을 제외하고는 도 3의 본 발명의 실시예와 동일하다.
종래 기술에 의한 칩 스케일 패키지(10,20)는 리드(17,27)를 본딩 패드(16,26)에 본딩하는 경우 한 번에 하나의 리드(17,27)와 하나의 본딩 패드(16,26)를 연결하는 단일점 본딩(single point bonding) 방식을 취한다. 그런데 이러한 본딩 방식은 다수의 리드(17,27)를 본딩하는 경우에는 본딩 작업 시간이 많이 걸리는 단점이 있고, 또한 본딩시 리드(17,27)가“S”자형으로 형성되어야 본딩의 신뢰성이 확보될 수 있는데 하는데“S”자형으로 유지하는데 기술적 어려움이 있다. 또한 팬-인형 칩 스케일 패키지(10)의 경우, 반도체 칩(13)의 크기가 기술 발전에 따라 소형화되는데 반하여 솔더 볼(14)이 설치될 수 있는 영역도 함께 줄어들므로 솔더 볼(14) 설계의 자유도가 떨어지는 문제점이 있다. 이러한 솔더 볼(14) 설계의 자유도가 떨어지는 문제점을 보완하고자 팬-인/팬-아웃형 칩 스케일 패키지(20)가 개발되었으나 이 경우에도 본딩 패드(26)와 리드(27)가 연결되는 부분인 기판(37)의 윈도우(21) 부분에는 솔더 볼(24) 설치가 불가능하여 솔더 볼(24) 피치(pitch) 및 솔더 볼(24) 배치에 대한 설계의 자유도에 제약이 생기는 문제점이 있다.
따라서 본 발명의 목적은 본딩 패드와 기판을 일괄적으로 본딩하고, 솔더 볼 배치가 자유로운 칩 스케일 패키지를 제공하는 데 있다.
도 1은 종래 기술에 의한 일실시예를 나타내는 칩 스케일 패키지의 단면도,
도 2는 종래 기술에 의한 또다른 실시예를 나타내는 칩 스케일 패키지의 단면도,
도 3은 이방성 도전 고무를 나타내는 개략 단면도,
도 4는 이방성 도전 고무가 압력을 받아 도전성을 나타내는 모습을 나타내는 단면도,
도 5는 본 발명의 제1실시예에 따른 칩 스케일 패키지를 나타내는 단면도,
도 6은 본 발명의 제2실시예에 따른 칩 스케일 패키지를 나타내는 단면도,
도 7은 본 발명의 제3실시예에 따른 칩 스케일 패키지를 나타내는 단면도,
도 8은 본 발명의 제4실시예에 따른 칩 스케일 패키지를 나타내는 단면도이다.
< 도면의 주요 부분에 대한 설명 >
10,20,40,50,60,80 : 칩 스케일 패키지 11,21 : 윈도우
12,22,42,72 : 봉지수지 13,23,43,53,63 : 반도체 칩
14,24,44,64 : 솔더 볼 15,25,45,65 : 폴리이미드 테이프
16,26,46,66 : 본딩 패드 17,27 : 리드
18,28,48,68 : 회로 패턴 19,29,49,69 : 금 트레이스
31,71 : 금속 캔 33,73 : 접착제
8,32,52,62 : 엘라스토머 35,41,51,61 : 이방성 도전 고무
36 : 수지 39 : 도전성 미립자
34,74 : 캐비티 7,37,47,77 : 기판
9,53,75 : 비아 홀
상기 목적을 달성하기 위해, 본 발명은 복수의 본딩 패드가 형성된 하면을 갖는 반도체 칩과; 복수개의 비아 홀이 형성된 폴리이미드 테이프와, 폴리이미드 테이프 상에 형성된 회로 패턴과, 회로 패턴 상에 형성된 금 트레이스를 갖는 기판과; 복수개의 비아 홀을 통해 회로 패턴과 주 기판을 전기적으로 연결하는 솔더 볼과; 본딩 패드와 기판의 금 트레이스를 전기적으로 연결하고, 기판과 상기 반도체 칩을 물리적으로 연결하는 이방성 도전 고무와; 기판의 외부로 노출된 부분에 충전되어 반도체 칩의 측면, 기판의 노출된 부분 및 기판과 반도체 칩의 연결 부분을 봉지하는 봉지 수지를 구비하는 칩 스케일 패키지를 제공한다.
먼저 이방성 도전 고무에 대하여 설명하고자 한다.
이방성 도전 고무는 상기 반도체 칩과 기판을 물리적으로 접착시키는 수지와, 수지의 내부에 균일하게 분포되어 있으며 본딩 패드와 금 트레이스를 전기적으로 접속시키는 복수의 도전성 미립자를 구비하고 있다. 이방성 도전 고무는 압력을 받지 않는 경우에는 절연성을 나타내나 압력을 받으면 압력을 받는 부분은 두께 방향으로는 전류가 흐르나 평면 방향으로는 전류가 흐르지 않는 도전이 이방적으로 이뤄진다는 특징을 갖고 있다.
도 3은 이방성 도전 고무를 나타내는 개략 단면도이고, 도 4는 이방성 도전 고무가 압력을 받아 도전성을 나타내는 모습을 나타내는 개략도 단면도이다.
도 3을 참조하면, 이방성 도전 고무(35)는 접착력 있는 비전도성인 수지(36) 내부에 복수의 도전성 미립자(39)가 균일하게 분산되어 있는 형태로서, 수지(36)로는 열경화성 에폭시 수지, 열가소성 에폭시 수지, 자외선 경화성 에폭시 수지, 및 실리콘계 수지 등이 사용되며, 도전성 미립자(39)로는 니켈, 팔라듐으로 코팅된 솔더(Ni/Pd coated solder), 금으로 코팅된 솔더(Au coated solder), 금으로 코팅된 폴리머(Au coated polymer), 및 이중 코팅된 폴리머(double coated polymer) 등이 주로 사용된다. 이방성 도전 고무(35)는 에폭시 수지 혹은 테이프의 형태가 사용된다.
도 4를 참조하면, 이방성 도전 고무(35)는 도 3의 정상 상태에서는 절연성을 나타내나 압력 P를 받아 최초 점선 지점에서 실선 지점까지 압착된 경우, 수지(36) 내부에 균일하게 분포하는 도전성 미립자(39)가 서로 접촉하게 되어 전류가 흐를 수 있는 도전 경로가 형성되게 되어 전도성을 나타낸다. 도면 부호 A는 전류가 흐르는 도전 경로중 하나를 나타낸다. 이 경우 압력을 받는 부분은 도전성 미립자(39)가 접촉하여 두께 방향으로는 도전성을 보이나, 압력을 받지 않는 부분은 도전성 미립자939) 사이에 비전도성인 수지(36)가 존재하므로 수평 방향으로는 전류가 흐르지 않는다.
본 발명은 기판의 리드를 매개로 반도체 칩의 본딩 패드와 기판의 금 트레이스를 전기적으로 연결하는 종래 기술 대신, 이방성 도전 고무를 이용하여 본딩 패드와 기판의 금 트레이스를 전기적으로 연결하며, 동시에 반도체 칩과 기판을 물리적으로 연결한다. 또한 이방성 도전 고무는 반도체 칩과 기판의 열 팽창 정도에 따른 응력을 완화하는 역할을 수행하며, 이를 위해 이방성 도전 고무는 반도체 칩의 열팽창 계수 값과 기판의 열팽창 계수 값의 중간 값을 가져야 한다.
이하, 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 5는 본 발명의 제1실시예에 따른 칩 스케일 패키지를 나타내는 단면도이다.
도 5를 참조하면, 복수의 본딩 패드(46)가 하면에 형성된 반도체 칩(43)이 이방성 전도 고무(41)를 매개로 기판(47)과 접착된다. 기판(47)은 복수개의 비아 홀(53)이 형성된 폴리이미드 테이프(45)와, 폴리이미드 테이프(45) 상에 형성된 회로 패턴(48)과, 회로 패턴(48) 상에 형성된 금 트레이스(49)를 갖는다. 주 기판(도시되지 않음)과 칩 스케일 패키지(40)의 전기적 연결은 복수개의 비아 홀(53) 각각에 형성되어 비아 홀(53)을 통해 기판(47)의 회로 패턴(48)과 전기적으로 연결되는 솔더 볼(44)에 의해 이뤄진다. 이방성 도전 고무(41)는 솔더 볼(44) 형성 공정 전에 압력을 받아 반도체 칩(43)과 기판(47) 사이에 압착되어 압력을 받는 방향으로 도전성을 띠게 되며, 본딩 패드(46)와 본딩 패드(46)의 두께 방향으로 밑에 있는 기판(47)의 금 트레이스(49)를 전기적으로 연결한다. 이방성 도전 고무(41)는 본딩 패드(46)와 금 트레이스(49) 사이의 전기적 연결뿐만 아니라, 이방성 도전 고무(41) 내의 수지(도 3의 36)가 접착성을 가지므로 기판(47)과 상기 반도체 칩(43)을 물리적으로 연결하게 된다. 도 5의 실시예에서는 반도체 칩(43)의 하면 전면에 이방성 도전 고무(41)가 부착되어 반도체 칩(43)과 기판(47)을 연결하고 있다. 이방성 도전 고무(41)에 압력을 가하는 수단으로는 일예로 리드 온 칩 형 패키지 제작에 사용하는 다이 본더가 될 수 있다. 봉지 수지(42)는 기판(47)의 외부로 노출되는 부분에 충전되며 기판(47)과, 반도체 칩(43), 및 기판(47)과 반도체 칩(43)의 연결 부분을 봉지하여 상기 부분을 외부로부터 보호한다. 봉지 수지(42)로는 일예로 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)가 사용될 수 있다.
도 5에는 팬-인형 칩 스케일 패키지(40)가 도시되어 있으나, 본 발명의 제1실시예(40)는 회로 패턴(48)이 반도체 칩(43)에 대응된 기판(47)의 상면 영역 바깥에도 형성되고 기판(47)의 하면 영역 바깥 부분에 솔더 볼(44)이 형성되어 팬-인/팬-아웃형 칩 스케일 패키지로 변형되는 것이 가능하다.
도 6은 본 발명에 따른 제2실시예를 나타내는 칩 스케일 패키지의 단면도이다.
도 6을 참조하면, 이방성 도전 고무(51)는 본딩 패드(46) 하면에 대응된 기판(47)의 상면에 접착되어 본딩 패드(46)와 기판(47)의 금 트레이스(49)를 전기적으로 연결한다. 그리고 이방성 도전 고무(51)가 접착되지 않은 나머지 반도체 칩(43) 하면에는 엘라스토머(52)가 접착되어 반도체 칩(43)과 기판(47)을 물리적으로 연결한다. 도 6에는 팬-인형 칩 스케일 패키지(50)가 도시되어 있으나 회로 패턴(48)이 반도체 칩(43)에 대응된 기판(47) 상면의 영역 바깥에도 형성되고, 기판(47) 하면의 상기 영역 바깥 부분에 솔더 볼(44)이 형성되어 팬-인/팬-아웃형 칩 스케일 패키지로 변형되는 것이 가능하다. 이방성 도전 고무(51)와 엘라스토머(52) 부분을 제외하고는 도 5의 실시예와 동일하므로 그 외의 상세한 설명은 생략한다.
도 7은 본 발명에 따른 제3실시예를 나타내는 칩 스케일 패키지의 단면도이다.
도 7을 참조하면, 복수의 본딩 패드(66)가 하면에 형성된 반도체 칩(63)이 접착제(73)에 의해 금속 캔(71)의 하면에 형성된 캐비티(74) 내에 접착된다. 금속 캔(71)에는 반도체 칩(63)이 안착될 수 있는 캐비티(74)가 형성되어 있고 반도체 칩(63)은 접착제(73)에 의해 접착되어 캐비티(74) 내에 안착된다. 여기서 금속 캔(71)은 반도체 칩(63)을 외부로부터 보호하는 역할과 반도체 칩(63)에서 발생한 열을 외부로 방출하는 역할을 수행한다. 본 발명의 요지를 벗어나지 않으면서, 금속 캔(71)은 반도체 칩(63)의 측면을 따라 형성되어 반도체 칩(63)을 외부로부터 보호하는 금속 링(도시되지 않음)으로 대치될 수 있다. 금속 링(도시되지 않음)을 사용하는 경우 반도체 칩(63)의 상면은 외부로 노출된다. 기판(77)은 복수개의 비아 홀(75)이 형성된 폴리이미드 테이프(65)와, 폴리이미드 테이프(65) 상에 형성된 회로 패턴(68)과, 회로 패턴(68) 상에 형성된 금 트레이스(69)를 구비하고 있다. 칩 스케일 패키지(60)와 주 기판(도시되지 않음)과의 전기적 연결은 복수개의 비아 홀(75) 각각에 형성되며 복수개의 비아 홀(75)을 통해 회로 패턴(68)과 전기적으로 연결되는 솔더 볼(64)에 의해 이뤄진다. 도 7의 본 발명의 실시예에서는, 이방성 도전 고무(61)는 반도체 칩(63)의 하면 전면에 부착되어 반도체 칩(63)과 기판(77)을 연결하고 있다. 봉지 수지(72)는 기판(77)의 외부로 노출되는 부분에 충전되며 기판(77)과, 반도체 칩(63)의 측면, 및 기판(77)과 반도체 칩(63)의 연결 부분을 봉지하여 상기 부분을 외부로부터 보호한다. 봉지 수지(72)로는 일예로 에폭시 몰딩 컴파운드가 사용될 수 있다.
도 8을 참조하면, 이방성 도전 고무(81)는 본딩 패드(66) 하면에 대응된 기판(77)의 상면에 접착되어 본딩 패드(66)와 기판(77)의 금 트레이스(69)를 전기적으로 연결한다. 이방성 도전 고무(81)가 접착되지 않은 나머지 반도체 칩(63) 하면에는 엘라스토머(62)가 접착되어 반도체 칩(63)과 기판(77)을 물리적으로 연결한다. 이방성 도전 고무(81)와 엘라스토머(62)를 제외하고는 도 7의 실시예와 동일하므로 상세한 설명은 생략한다.
본 발명은 이방성 도전 고무를 통하여 본딩 패드와 기판의 금 트레이스가 전기적으로 연결되어 리드를“S”자로 구부려서 본딩 패드에 개별적으로 연결하는 공정을 피할 수 있고, 기판에 리드를 연결하기 위해 윈도우를 형성하지 않아도 되므로 솔더 볼을 형성 위치에 구애를 받지 않아 솔더 볼의 설계의 자유도가 향상된다. 즉 솔더 볼이 형성되는 위치가 본딩 패드의 위치와 상관없게 되므로 솔더 볼의 설계의 자유도가 향상된다. 따라서 반도체 칩의 크기가 기술 발전에 따라 소형화되는 경우에도 솔더 볼의 형성 위치의 설계 변화 없이 기존의 기판을 그대로 사용할 수 있는 탄력성이 있다.
이상 설명한 바와 같이 본 발명에 따르면, 이방성 도전 고무를 이용하여 반도체 칩의 본딩 패드와 기판의 금 트레이스를 전기적으로 연결함으로써, 본딩 패드와 기판의 금 트레이스를 일괄적으로 본딩할 수 있어 리드를 이용하여 본딩 패드와 개별적으로 본딩하는 공정을 피할 수 있으며, 기판에 리드를 연결하기 위해 윈도우를 형성하지 않아도 되므로 기판에 리드를 연결하기 위해 윈도우를 형성하지 않아도 되므로 솔더 볼을 형성 위치에 구애를 받지 않아 솔더 볼의 설계의 자유도가 향상되는 이점이 있다.

Claims (7)

  1. 복수의 본딩 패드가 형성된 하면을 갖는 반도체 칩과,
    복수개의 비아 홀이 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프 상에 형성된 회로 패턴과, 상기 회로 패턴 상에 형성된 금 트레이스를 갖는 기판과,
    상기 복수개의 비아 홀 각각에 형성되어 상기 비아 홀을 통해 상기 회로 패턴과 전기적으로 연결되는 솔더 볼과,
    상기 기판의 상면과 상기 본딩 패드를 포함하는 상기 반도체 칩의 하면 사이에 접착된 이방성 도전 고무와,
    상기 기판의 외부로 노출된 상면에 충전되어 상기 반도체 칩의 측면을 봉지하는 봉지 수지를 구비하며,
    상기 이방성 도전 고무는 상기 본딩 패드와 상기 기판의 금 트레이스를 전기적으로 연결하고, 상기 기판과 상기 반도체 칩을 물리적으로 연결하는 것을 특징으로 하는 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 이방성 도전 고무는 상기 반도체 칩과 상기 기판을 물리적으로 접착시키는 수지와, 상기 수지의 내부에 균일하게 분포되어 있으며 상기 본딩 패드와 상기 금 트레이스를 전기적으로 연결하는 복수의 도전성 미립자를 가지는 것을 특징으로 하는 칩 스케일 패키지.
  3. 제 1항에 있어서, 상기 이방성 도전 고무는 상기 본딩 패드를 포함한 상기 반도체 칩 하면 전면에 접착되는 것을 특징으로 하는 칩 스케일 패키지.
  4. 제 1항에 있어서, 상기 이방성 도전 고무는 상기 본딩 패드 하면에 대응된 상기 기판에 접착되어 상기 본딩 패드와 상기 기판의 금 트레이스를 전기적으로 연결하며, 상기 이방성 도전 고무가 접착되지 않은 나머지 상기 반도체 칩 하면에는 엘라스토머가 접착되어 상기 반도체 칩과 상기 기판을 물리적으로 연결하는 것을 특징으로 하는 칩 스케일 패키지.
  5. 복수의 본딩 패드가 형성된 하면을 갖는 반도체 칩과,
    상기 반도체 칩이 접착제에 의해 하면에 형성된 캐비티 내에 접착됨으로 상기 반도체 칩을 외부로부터 보호하는 금속 캔과,
    복수개의 비아 홀이 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프 상에 형성된 회로 패턴과, 상기 회로 패턴 상에 형성된 금 트레이스를 갖는 기판과,
    상기 복수개의 비아 홀 각각에 형성되며 상기 비아 홀을 통해 상기 회로 패턴과 전기적으로 연결되는 솔더 볼과,
    상기 기판의 상면과 상기 본딩 패드를 포함하는 상기 반도체 칩의 하면 사이에 접착된 이방성 도전 고무와,
    상기 기판의 외부로 노출된 부분에 충전되어 상기 반도체 칩의 측면을 봉지하는 봉지 수지를 구비하며,
    상기 이방성 도전 고무는 상기 본딩 패드와 상기 기판의 금 트레이스를 전기적으로 연결하고, 상기 기판과 상기 반도체 칩을 물리적으로 연결하는 것을 특징으로 하는 칩 스케일 패키지.
  6. 제 5항에 있어서, 상기 이방성 도전 고무는 상기 반도체 칩과 상기 기판을 물리적으로 접착시키는 수지와, 상기 수지의 내부에 균일하게 분포되어 있으며 상기 본딩 패드와 상기 금 트레이스를 전기적으로 연결하는 복수의 도전성 미립자를 가지는 것을 특징으로 하는 칩 스케일 패키지.
  7. 제 5항에 있어서, 상기 이방성 도전 고무는 상기 본딩 패드 하면에 대응된 상기 기판에 접착되어 상기 본딩 패드와 상기 기판의 금 트레이스를 전기적으로 연결하며, 상기 이방성 도전 고무가 접착되지 않은 나머지 상기 반도체 칩 하면에는 엘라스토머가 접착되어 상기 반도체 칩과 상기 기판을 물리적으로 연결하는 것을 특징으로 하는 칩 스케일 패키지.
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* Cited by examiner, † Cited by third party
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KR100336758B1 (ko) * 1999-09-15 2002-05-16 박종섭 마이크로 비지에이 패키지 및 제조방법
KR20020091327A (ko) * 2001-05-31 2002-12-06 삼성전자 주식회사 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그제조 방법
KR100416188B1 (ko) * 2000-11-30 2004-01-31 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
US9196538B2 (en) 2012-08-06 2015-11-24 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

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