JPH01239961A - Icパツケージ - Google Patents
IcパツケージInfo
- Publication number
- JPH01239961A JPH01239961A JP63067935A JP6793588A JPH01239961A JP H01239961 A JPH01239961 A JP H01239961A JP 63067935 A JP63067935 A JP 63067935A JP 6793588 A JP6793588 A JP 6793588A JP H01239961 A JPH01239961 A JP H01239961A
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- JP
- Japan
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- terminals
- chip
- face
- terminal
- package
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- Pending
Links
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- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 235000012771 pancakes Nutrition 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Multi-Conductor Connections (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は工Cのパッケージに関するものである。
第3図および第4図は従来のICパッケージである。図
においてfllは工Cチップを封止するモールド部、(
2)はICチップ、(3)は端子部、(41は接続部で
ある。
においてfllは工Cチップを封止するモールド部、(
2)はICチップ、(3)は端子部、(41は接続部で
ある。
次に構造について説明する。第3図において端子部(2
)は全てモールド部filの側lからのみ出る構造とな
っている。第4図に断面図を示すICチップ(2)は接
続部(4)で端子部(3)に接続される。端子部(3)
はモールド部(1)の(F2O面から外部へ出る。
)は全てモールド部filの側lからのみ出る構造とな
っている。第4図に断面図を示すICチップ(2)は接
続部(4)で端子部(3)に接続される。端子部(3)
はモールド部(1)の(F2O面から外部へ出る。
従来のICパンケージは以上のように構成されているの
で多数の端子を必要とする場合、端子の自体を小さくす
るか端子間隔を小さ(する。もしくは、パッケージ自体
を大きくすることが必要でそれら物理的限界以上の端子
数を必要とするICチップは使用できないなどの問題が
あった。
で多数の端子を必要とする場合、端子の自体を小さくす
るか端子間隔を小さ(する。もしくは、パッケージ自体
を大きくすることが必要でそれら物理的限界以上の端子
数を必要とするICチップは使用できないなどの問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので端子数のより多い工Cパッケージを得ることを
目的とする。
たもので端子数のより多い工Cパッケージを得ることを
目的とする。
この発明に係るICパンケージはモールド部の上面、側
面、底囲のうちの2つ以上の位置に端子を配置したもの
である。
面、底囲のうちの2つ以上の位置に端子を配置したもの
である。
この発明におけるICパッケージは端、子の配置の自由
度が太き(なりより多くの端子数を得ることができる。
度が太き(なりより多くの端子数を得ることができる。
以下、この発明の一実施例を図について説明する。
第1図及び第2図においてfl)はICチップを封止す
るモールド部、(2)はICチップ、(3)は側面の端
子部、(4)は側UIIJ端子の接続部、(5)は上面
の端子部、(6)は上面端子の接続部である。
るモールド部、(2)はICチップ、(3)は側面の端
子部、(4)は側UIIJ端子の接続部、(5)は上面
の端子部、(6)は上面端子の接続部である。
次に構造について説明する。
第1図において端子は側面及び上面の両方から出る構造
となっている。
となっている。
第2図に断面を示す。ICチップ(3)は側面端子の接
続部(4)で側面の端子(3)へ、上面端子の接続部(
6)で土面の端子部(5)へそれぞれ接続される。
続部(4)で側面の端子(3)へ、上面端子の接続部(
6)で土面の端子部(5)へそれぞれ接続される。
なお上記実施例では側面及び底面から端子のWる場合に
ついて説明したが側面、底面、上面の紹ノ入合わせはこ
の組合わせでなくてもよい。
ついて説明したが側面、底面、上面の紹ノ入合わせはこ
の組合わせでなくてもよい。
また端子数については上記実施例と同じでなくてよい。
またビンの形状は上記実施例と同じでなくてよい。
またモールド部の形状は上記実施例と同じでなくてよい
。
。
オた接続部の形状及び接続方法は上記実施例と同じでな
くてよい。
くてよい。
以上のようにこの発明によれば端子数を増大できるので
ICチップとの入出力の信号を多(できる。また入出力
の信号が少なくてよい場合にも。
ICチップとの入出力の信号を多(できる。また入出力
の信号が少なくてよい場合にも。
チップのテスト用端子として使用でき不良検出を容易に
することができる。
することができる。
第1図、第2図はそれぞれこの発明の一実施例による工
Cパンケージを示す構造図及び断面図である。第3図、
第4図はそれぞれ従来のICパンケージを示す構造図及
び断面図である。 図において、(1)は工Cチップ、(3)は端子部、(
5)は上面の端子部を示す。 なお2図中同一符号は同一または相当部分を示す。
Cパンケージを示す構造図及び断面図である。第3図、
第4図はそれぞれ従来のICパンケージを示す構造図及
び断面図である。 図において、(1)は工Cチップ、(3)は端子部、(
5)は上面の端子部を示す。 なお2図中同一符号は同一または相当部分を示す。
Claims (1)
- モールド部の上面、側面、底面の3つの内の2つ以上
に端子を備えたことを特徴とするICパッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63067935A JPH01239961A (ja) | 1988-03-22 | 1988-03-22 | Icパツケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63067935A JPH01239961A (ja) | 1988-03-22 | 1988-03-22 | Icパツケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01239961A true JPH01239961A (ja) | 1989-09-25 |
Family
ID=13359282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63067935A Pending JPH01239961A (ja) | 1988-03-22 | 1988-03-22 | Icパツケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01239961A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5818105A (en) * | 1994-07-22 | 1998-10-06 | Nec Corporation | Semiconductor device with plastic material covering a semiconductor chip mounted on a substrate of the device |
-
1988
- 1988-03-22 JP JP63067935A patent/JPH01239961A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5818105A (en) * | 1994-07-22 | 1998-10-06 | Nec Corporation | Semiconductor device with plastic material covering a semiconductor chip mounted on a substrate of the device |
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