TWI711126B - 使用平面及成形的通孔之改良式封裝體電力輸送技術 - Google Patents
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Abstract
本發明的具體實施例包括一種電子封裝體及形成該封裝體的方法。在一實施例中，該電子封裝體可包括第一封裝層。可於該第一封裝層上形成具有第一厚度的複數條訊號線。另外，可於該第一封裝層上形成具有第二厚度的一電力平面。根據一實施例，該第二厚度大於該第一厚度。本發明的實施例可以用來形成該等複數條訊號線之微影圖案化及沉積製程不同的微影圖案化及沉積製程來形成該電力平面。在一實施例中，該電力平面可與使該等訊號線電氣耦合至下一個佈線層的通孔同時形成。
Description
本發明的具體實施例大體有關於半導體裝置的製造。特別是，本發明的具體實施例有關形成於半導體封裝體之同一個佈線層中且有不同厚度的訊號線及電力平面(power plane)和此類裝置的製造方法。
減少電子封裝之總厚度及增加佈線密度的驅策力已使得減少線寬及銅線間隔成為有必要。為了得到減少的線寬及間隔，也必須減少銅線的厚度。減少銅線厚度的缺點在於路徑電阻(R路徑
)會增加。在設計封裝體內之電力輸送網路時維持低R路徑
特別重要。
電力輸送網路中的電力平面最好設計成有最小電阻及電感。藉由增加電力平面的厚度，可最小化這些參數。不過，由於銅線及電力平面用同一個圖案化及金屬沉積製程形成，因此電力平面中的較厚金屬需要也增加使用於訊號佈線之銅線的厚度。因此，若使用較厚的電力平面，該層中的訊號佈線線路需要較大的最小線寬及間隔。線寬及間隔增加會影響訊號佈線密度，從而需要增加封裝體的層數。層數增加會使封裝體的總厚度增加以及封裝體的成本增加。
因此，電子封裝製造領域需要改善以便在單層內形成不同的金屬厚度以提供用於電力平面佈線的厚金屬及用於訊號佈線的薄金屬。
依據本發明之一實施例，係特地提出一種電子封裝體，其包含：一第一封裝層；形成於該第一封裝層上具有一第一厚度的複數條訊號線；以及形成於該第一封裝層上具有一第二厚度的一電力平面，其中，該第二厚度大於該第一厚度。
描述於本文的是包括半導體封裝體的系統以及形成此類半導體封裝體的方法。在以下說明中，會用熟諳此藝者常用的術語描述示範具體實作的各種方面以傳達工作內容給其他熟諳此藝者。不過，熟諳此藝者會明白，實施本揭示內容的具體實施例可以只用所述方面中之一些。為了解釋，提出特定數字、材料及組態供徹底了解該等示範具體實作。不過，熟諳此藝者會明白，不用該等特定細節仍可實施本發明。在其他情況下，省略或簡化眾所周知的特徵以免混淆該等示範具體實作。
將轉而以最有助於瞭解具體實施例之方式將各項操作描述為多個離散操作，不過，描述的順序不應解譯為暗示此等操作必然為順序相依性。特別是，此等操作無需以表示內容的順序執行。
如上述，在當前封裝技術中，佈線層中的訊號線及電力平面是用同一個金屬沉積製程形成。因此，訊號線的厚度與電力平面的厚度相同。圖1的透視圖圖示互連封裝體100中包括電力平面140及訊號線130的一層。為使描述簡潔，省略形成電力平面140及訊號線130於其上的基材。如圖示，訊號線130有第一厚度T1
，以及電力平面140有第二厚度T2
。由於電力平面140及訊號線130用同一個金屬沉積製程形成，T1
與T2
大體彼此相等。因此，封裝體100的設計必須包括在訊號線130的佈線密度與電力平面140的路徑電阻R路徑
之間的權衡。
相比之下，本發明的具體實施例去耦合訊號線及電力平面的厚度。因此，電力平面的厚度可大於訊號線的厚度。圖2的透視圖根據此一具體實施例圖示封裝體200中之一層。在圖示具體實施例中，電力平面240的厚度T2
大於訊號線230的厚度T1
。能夠改變不同傳導特徵在單層內的厚度允許優化這兩種特徵的關鍵參數。例如，增加電力平面240的厚度T2
允許最小化電力平面240的R路徑
同時仍考慮到訊號線230的細小線路及空間設計規則。
本發明的具體實施例包括用於去耦合電力平面與訊號線之厚度而不需要額外加工操作(例如，不需要附加曝光遮罩及沉積製程)的方法。本發明的具體實施例包括允許通孔之形成與電力平面之形成同時的加工操作，而不是需要只形成電力平面的圖案化及沉積製程。因此，原本需要形成通孔的加工操作也可用來形成電力平面。
本發明的具體實施例能夠利用通孔形成加工操作以便也形成電力平面，因為通孔是用微影圖案化操作形成而不是使用於當前封裝技術的雷射鑽孔製程。由於通孔開口(via opening)用微影製程界定，因此可改變微影遮罩以便也包括電力平面的開口。除了用微影圖案化製程結合電力平面與通孔的形成以外，該微影圖案化製程允許減少訊號線的線寬及間隔。雷射鑽孔受限於最小特徵尺寸和雷射在鑽通孔開口時的欠對準。例如，雷射鑽成通孔開口的最小特徵尺寸可約為40微米或在使用CO2
雷射時會更大，以及層與層的欠對準可約為+/-15微米或更大。同樣地，通孔墊大小可能需要約70微米(亦即，40+2(15)微米)或更大。因此，使用經微影圖案化的通孔開口允許較小的最小特徵尺寸以及欠對準的減少。這允許較小的通孔墊，從而增加佈線密度。
用圖3A至圖3F描述一種致能電力平面與訊號線之厚度互相去耦合的方法。如本文所述的改良圖案化及沉積製程允許訊號線具有小於電力平面之第二厚度的第一厚度。同樣地，本發明的具體實施例提供一種封裝體，其經優化成具有低R路徑
的電力平面以及線寬及間隔要求減少的訊號線。
圖3A根據本發明之一具體實施例圖示封裝體300的平面圖及對應剖面圖。封裝體300可包括一介電層305，該介電層305具有形成於頂面上面之種子層335的。例如，介電層305可為聚合物材料，例如聚亞醯胺、環氧樹脂或增建膜(build-up film，BF)。在一具體實施例中，介電層305可為包括用來形成增建結構之複數個介電層的堆疊中之一層。同樣地，介電層305可形成於另一個介電層上面。附加具體實施例可包括形成介電層305作為在該堆疊形成於其上之核心材料上面的第一介電層。在一具體實施例中，種子層335可為銅種子層。根據一附加具體實施例，基材305可為封裝體的最底層，而且為金屬材料。在此類具體實施例中，可省略種子層335。
請參考圖3B，光阻材料385可形成於種子層335上面且經圖案化成可提供開口供形成一或更多訊號線330及通孔墊332。根據一具體實施例，光阻材料385的圖案化可用微影製程實現(例如，用通過遮罩(未圖示)的輻射源曝光以及用顯影劑顯影)。在圖案化光阻材料385後，可形成訊號線330及通孔墊332。在一具體實施例中，訊號線330及通孔墊332可用電鍍製程或其類似者形成。
如圖示，可形成第一厚度T1
的訊號線330及通孔墊332。訊號線330及通孔墊332的厚度T1
可為考慮到所欲線寬及毗鄰線路之間隔的厚度。應瞭解，毗鄰訊號線330未圖示於附圖以免不必要地混淆本發明的具體實施例。本發明的具體實施例包括訊號線330及通孔墊332的第一厚度T1
，其小於隨後形成之電力平面的第二厚度T2
。例如，厚度T1
可約為20微米或更小。在一特定具體實施例中，厚度T1
可約為10微米或更小。由於可使用根據本發明具體實施例以微影方式界定的通孔開口，通孔墊332的直徑可小於在用雷射鑽孔製程形成通孔開口時要有的直徑。當使用可形成直徑減少的通孔墊332與薄金屬厚度T1
結合時，本發明的具體實施例允許增加佈線密度。
請參考圖3C，第一光阻材料385被剝除，以及沉積第二光阻材料386於訊號線330及通孔墊332上面。然後，藉由使第二光阻材料386暴露於通過遮罩(未圖示)的輻射以及用顯影劑顯影，可將通孔開口319及電力平面開口342圖案化於第二光阻材料386中。圖案化第二光阻材料386暴露在封裝基材300之數個部份中的種子層335以及也暴露通孔墊332的一部份。
請參考圖3D，第二金屬沉積製程用來沉積導電材料以形成通孔320及電力平面340。根據一具體實施例，該沉積製程可為任何適當沉積製程，例如電鍍或其類似者。如圖示，電力平面340可形成至與第一厚度T1
不同的第二厚度T2
，因為訊號線330被保護免於第二光阻材料386的進一步沉積。根據一具體實施例，第二厚度T2
可為任何所欲厚度以提供電力平面的所欲R路徑
。例如，當厚度T2
加倍時，路徑電阻R路徑
會減半。在一具體實施例中，厚度T2
可約為10微米或更大。在一具體實施例中，厚度T2
可約為20微米或更大。附加具體實施例也可包括第二厚度T2
，其係相當或大於在後續加工操作中形成於訊號線330上面之介電層的厚度。在此一具體實施例中，藉由對每一層重覆描述於本文的製程，可形成通過兩個或更多佈線層的電力平面340。儘管圖示於圖3D的電力平面340為單一連續墊，然而應瞭解，第二光阻材料386可圖案化成含有複數個電力平面墊，其類似圖2的電力平面240。
通孔320提供源於訊號線330的傳導路徑，其允許訊號線330電氣耦合至封裝體300中隨後形成之一層。儘管通孔320圖示為實質圓形而且只位在通孔墊332上面，然而應瞭解，通孔320的形狀不限於此類組態。例如，通孔可為沿著訊號線330之一部份(或全長)延伸的長形(亦即，線狀通孔)。另外，由於通孔320沉積於通孔墊332上面，因此彼等可包括高於電力平面340之頂面的頂面。
請參考圖3E，第二光阻材料386被剝除以及種子層335的暴露部份被移除。根據一具體實施例，種子層335可用種子蝕刻製程移除。在種子層335移除後，電力平面340與訊號線330及通孔墊332電氣隔離。
請參考圖3F，第二介電層306形成於暴露電力平面340、通孔320、訊號線330及通孔墊332上面。根據一具體實施例，第二介電層306可用任何適當製程形成，例如壓合或狹縫塗佈(slit coating)及固化。在一具體實施例中，第二介電層306經形成可完全覆蓋通孔320頂面的厚度。與形成層於結晶結構(例如，矽基材)上相反，該等介電層中之每一者可能不是高度均勻的。因此，第二介電層306可形成有大於通孔320及通孔墊332之組合高度的厚度以確保在整個基材上有適當的厚度。當形成高於通孔320的第二介電層時，受控蝕刻製程則可用來暴露通孔320的頂面，如圖3F所示。
在一具體實施例中，電介質移除製程可包括濕蝕刻、乾蝕刻(例如，電漿蝕刻)、濕噴砂(wet blast)或雷射剝蝕(例如，利用準分子雷射)。根據一附加具體實施例，只能執行貼近通孔320的深度控制式電介質移除製程。例如，雷射剝蝕第二介電層306的定位可貼近通孔320的位置。在一些具體實施例中，可最小化第二介電層306的厚度以便減少暴露線狀通孔320所需的蝕刻時間。在其他具體實施例中，在可妥善控制電介質的厚度時，通孔320可延伸高於第二介電層306的頂面以及可省略該受控式電介質移除製程。
此外，應瞭解，在一些具體實施例中，電力平面340的頂面被第二介電層306覆蓋。同樣地，隨後在下一層形成的訊號線可直接形成於電力平面340的一部份上方。在電力平面340伸入下一個佈線層的附加具體實施例中，除了暴露通孔320的頂部以外，可使第二介電層306凹陷以暴露電力平面340的頂部。
根據本發明之一具體實施例，替代製程也可用來形成厚度大於訊號線之厚度的電力平面。本發明的具體實施例也可利用在形成電力平面及通孔之前沉積第二介電層的製程，而不是在沉積第二介電層之前形成電力平面及通孔。此一具體實施例將用圖4A至圖4F詳述。
圖4A根據本發明之一具體實施例圖示封裝體400的平面圖及對應剖面圖。封裝體400可包括有形成於頂面上面之種子層435的介電層405。根據一具體實施例，種子層435及介電層405實質上可類似上述種子層335及介電層305。
在圖4A中，光阻材料485形成於種子層435上面且經圖案化成可提供用以形成一或更多訊號線430及通孔墊432的開口。根據一具體實施例，光阻材料485的圖案化可用微影製程實現(例如，用通過遮罩(未圖示)的輻射源曝光以及用顯影劑顯影)。在光阻材料485已圖案化後，可形成訊號線430及通孔墊432。在一具體實施例中，訊號線430及通孔墊432可用電鍍製程或其類似者形成。
如圖示，訊號線430及通孔墊432可形成至第一厚度T1
。訊號線430及通孔墊432的厚度T1
可為考慮到所欲線寬及毗鄰線路之間隔的厚度。應瞭解，毗鄰訊號線430未圖示於附圖以免不必要地混淆本發明的具體實施例。本發明的具體實施例包括訊號線430及通孔墊432的第一厚度T1
，其小於隨後形成之電力平面的第二厚度T2
。例如，厚度T1
可約為20微米或更小。在一特定具體實施例中，厚度T1
可約為10微米或更小。由於可使用根據本發明具體實施例以微影方式界定的通孔開口，通孔墊432的直徑可小於在用雷射鑽孔製程形成通孔開口時要有的直徑。當使用可形成直徑減少的通孔墊432與薄金屬厚度T1
結合時，本發明的具體實施例允許增加佈線密度。
請參考圖4B，第一光阻材料485被剝除，第二介電層406形成於訊號線430及通孔墊432上面。在一些具體實施例中，在形成第二介電層406之前，也可移除種子層435中被第一光阻材料485覆蓋的部份。種子層435可用種子蝕刻製程移除。根據一具體實施例，第二介電層406可用任何適當製程形成，例如壓合或狹縫塗佈及固化。
請參考圖4C，本發明的具體實施例包括沉積第二光阻材料486於第二介電層406上面。根據一具體實施例，隨後可圖案化第二光阻材料486以形成通孔開口419及電力平面開口442。在一些具體實施例中，第二光阻材料486可呈不透明。在此類具體實施例中，在第二光阻材料486下面的對準標記(未圖示)可用雷射鑽孔製程展現。在對準標記展現後，遮罩(未圖示)可與對準標記對齊以及用來圖案化通孔開口419及電力平面開口442於第二光阻材料486中。
請參考圖4D，第二介電層406使用第二光阻材料486圖案化成為遮罩以便轉印通孔開口419及電力平面開口442於第二介電層406中。本發明的具體實施例包括各向異性蝕刻製程，其為第二介電層406的開口提供實質垂直側壁。例如，第二介電層406可用乾蝕刻製程蝕刻，例如電漿蝕刻。該乾蝕刻製程也可蝕刻第二光阻材料486。因此，本發明的具體實施例包括第二光阻材料486，其具有考慮到將會被移除的部份同時仍維持第二介電層406之蝕刻遮罩的厚度。替代具體實施例也可包括形成於第二光阻材料486與第二介電層406之間的硬遮罩層(未圖示)。在此一具體實施例中，該等通孔開口及該等電力平面開口可圖案化於該硬遮罩層中，然後它可用作遮罩用以蝕刻圖案於第二介電層中。同樣地，光阻材料486對於第二介電層406不必具有高蝕刻選擇性。
請參考圖4E，在形成於第二介電層406的開口中可形成電力平面440及通孔420。在一具體實施例中，可首先形成種子層(未圖示)，接著用金屬沉積製程形成。例如，該金屬沉積製程可為電鍍製程或其類似者。如圖示，電力平面440可形成至與第一厚度T1
不同的第二厚度T2
，因為訊號線430被保護免於第二介電層406的進一步沉積。根據一具體實施例，第二厚度T2
可為任何所欲厚度以提供電力平面的所欲R路徑
。在一具體實施例中，厚度T2
可約為10微米或更大。在一具體實施例中，厚度T2
可約為20微米或更大。附加具體實施例也可包括第二厚度T2
，其係相當或大於形成於訊號線430上面的第二介電層406之厚度。在此一具體實施例中，藉由對每一層重覆描述於本文的製程，可形成通過兩個或更多佈線層的電力平面440。儘管圖示於圖4D的電力平面440為單一連續墊，然而應瞭解，第二介電層406可圖案化成含有複數個電力平面墊，其類似圖2的電力平面240。
通孔420提供源於訊號線430的傳導路徑，其允許訊號線430電氣耦合至封裝體400中隨後形成之一層。儘管通孔420圖示為實質圓形而且只位在通孔墊432上面，然而應瞭解，通孔420的形狀不限於此類組態。例如，通孔可為沿著訊號線430之一部份(或全長)延伸的長形(亦即，線狀通孔)。另外，由於通孔420沉積於通孔墊432上面，因此彼等會包括高於電力平面440之頂面的頂面。
請參考圖4F，剩餘的光阻材料486可被剝除以及第三介電層407可形成於電力平面440的頂面上面。根據一具體實施例，第三介電層407可用任何適當製程形成，例如壓合或狹縫塗佈及固化。在一具體實施例中，第三介電層407形成至會完全覆蓋通孔420之頂面的厚度。與形成層於結晶結構(例如，矽基材)上相反，該等介電層中之每一者可能不是高度均勻的。因此，第三介電層407可形成至大於通孔420及通孔墊432之組合高度的厚度以確保在整個基材上有適當的厚度。當形成高於通孔420的第三介電層407時，受控蝕刻製程則可用來暴露通孔420的頂面，如圖4F所示。
在一具體實施例中，電介質移除製程可包括濕蝕刻、乾蝕刻(例如，電漿蝕刻)、濕噴砂或雷射剝蝕(例如，利用準分子雷射)。根據一附加具體實施例，只能執行貼近通孔420的深度控制式電介質移除製程。例如，雷射剝蝕第三介電層407的定位可貼近通孔420的位置。在一些具體實施例中，可最小化第三介電層407的厚度以便減少暴露線狀通孔420所需的蝕刻時間。在其他具體實施例中，在可妥善控制電介質的厚度時，通孔420可延伸高於第三介電層407的頂面以及可省略該受控式電介質移除製程。
此外，應瞭解，在一些具體實施例中，電力平面440的頂面被第三介電層407覆蓋。同樣地，隨後在下一層形成的訊號線可直接形成於電力平面440的一部份上方。在電力平面440伸入下一個佈線層的附加具體實施例中，可省略第三介電層407以及下一個佈線層可形成於第二介電層406上面。
圖5根據本發明之一實作圖示運算裝置500。運算裝置500容納板體502。板體502可包括許多組件，包括但不限於：處理器504及至少一通訊晶片506。處理器504物理及電氣耦合至板體502。在一些實作中，至少一通訊晶片506也物理及電氣耦合至板體502。在其他實作中，通訊晶片506為處理器504的一部份。
取決於應用，運算裝置500可包括可或不物理及電氣耦合至板體502的其他組件。這些其他組件包括但不限於：揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控顯示器、觸控控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機及大容量儲存裝置(例如，硬式磁碟機、光碟(CD)、數位光碟(DVD)等等)。
通訊晶片506致能用於傳輸資料進出運算裝置500的無線通訊。用語「無線」及其衍生詞可用來描述通過非固體媒體可利用調變電磁輻射來溝通資料的電路、裝置、系統、方法、技術、通訊通道等等。該用語不意謂相關裝置不包含任何接線，然而在一些具體實施例中，它們可能沒有。通訊晶片506可實作許多無線標準或協定中之任一，包括但不限於：Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、彼等之衍生物、以及指定作為3G、4G、5G及以上的任何其他無線協定。運算裝置500可包括複數個通訊晶片506。例如，第一通訊晶片506可專用於較短程的無線通訊，例如Wi-Fi及藍芽，以及第二通訊晶片506可專用於較長程的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
運算裝置500的處理器504包括封裝於處理器504內的積體電路晶粒。在本發明的一些實作中，該處理器的積體電路晶粒包括一或更多裝置，例如包括根據本發明實作形成於半導體封裝體之同一個佈線層中且有不同厚度之訊號線及電力平面的裝置。用語「處理器」可指任何裝置或裝置之一部份用於處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可存入暫存器及/或記憶體的其他電子資料。
通訊晶片506也包括封裝於通訊晶片506內的積體電路晶粒。根據本發明的另一實作，該通訊晶片的積體電路晶粒包括一或更多裝置，例如包括根據本發明實作形成於半導體封裝體之同一個佈線層中且有不同厚度之訊號線及電力平面的裝置。
以上本發明圖示具體實作的說明(包含描述於發明摘要者)不是想要窮舉或限制本發明於所揭示的確切形式。儘管為了圖解說明而在此描述本發明的具體實作及其實施例，然而相關領域的熟諳此藝者應瞭解在本發明的範疇內仍可能有各種等效修改。
鑑於以上詳細說明，本發明可做出許多修改。使用於下列請求項的用語不應被視為是要限制本發明為揭示於本專利說明書及專利申請項的具體實作。反而，本發明的範疇完全取決於根據確定的申請專利範圍解釋之原則來理解的下列請求項。
本發明的具體實施例包括一種電子封裝體，其包含：一第一封裝層；形成於該第一封裝層上有一第一厚度的複數條訊號線；以及形成於該第一封裝層上有一第二厚度的一電力平面，其中該第二厚度大於該第一厚度。
本發明的附加具體實施例包括一種電子封裝體，其更包含：形成於該等複數條訊號線及該電力平面上面的一介電層。
本發明的附加具體實施例包括一種電子封裝體，其更包含：電氣耦合至該等訊號線中之一或更多的一或更多通孔，其中該一或更多通孔延伸穿過該介電層。
本發明的附加具體實施例包括一種電子封裝體，其中該等通孔藉由形成於該第一封裝層上的一通孔墊電氣耦合至數條訊號線。
本發明的附加具體實施例包括一種電子封裝體，其中該一或更多通孔的頂面在該電力平面的一頂面上方。
本發明的附加具體實施例包括一種電子封裝體，其中該電力平面在該第一介電層上方延伸。
本發明的附加具體實施例包括一種電子封裝體，其中該第一厚度約有10微米或更小以及該第二厚度大於約10微米。
本發明的附加具體實施例包括一種電子封裝體，其中訊號線之間的最小間隔小於該電力平面與該等訊號線中之任一者的一最小間隔。
本發明的具體實施例包括一種形成電子封裝體之方法，其包含下列步驟：在一第一封裝基材上面形成有一第一厚度的複數條訊號線；沉積一光阻層於該第一封裝基材及該等複數條訊號線上面；圖案化該光阻層以形成穿過該光阻層的一電力平面開口，其中該光阻層留在該等複數條訊號線上面；沉積一導電材料於該電力平面開口上以在該第一封裝基材上形成一電力平面，其中該電力平面有大於該第一厚度的一第二厚度；移除該光阻層；以及形成一第二介電層於該第一封裝基材、該電力平面及該等複數條訊號線上面。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其中形成一傳導種子層於該第一封裝基材的頂面上面。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：在移除該光阻材料後，移除該種子層中不被該電力平面或該等複數條訊號線覆蓋的部份。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：在沉積該光阻層之前，形成各自電氣耦合至該等訊號線中之一者的一或更多通孔墊於該第一封裝基材上面。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：用與用來形成該等電力平面開口者一樣的製程形成穿過該光阻層的數個通孔開口；以及用與用來形成該電力平面者一樣的製程在該等通孔開口中形成數個通孔。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其中該第二介電層形成於該等通孔的頂面上方。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：使該第二介電層凹陷以暴露該等通孔的頂面，其中該第二介電層留在該電力平面的頂面上面。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其中該第一厚度約為10微米或更小以及該第二厚度大於10微米。
本發明的具體實施例包括一種形成電子封裝體之方法，其包含下列步驟：在一第一封裝基材上面形成有一第一厚度的複數條訊號線；沉積一介電層於該第一封裝基材及該等複數條訊號線上面；沉積一光阻層於該介電層上面；圖案化該光阻層以形成穿過該光阻層及該介電層的一電力平面開口，其中該介電層留在該等複數條訊號線上面；沉積一導電材料於該電力平面開口上以在該第一封裝基材上形成一電力平面，其中該電力平面有大於該第一厚度的一第二厚度；以及移除該光阻層。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：在沉積該介電層之前，形成各自電氣耦合至該等訊號線中之一者的一或更多通孔墊於該第一封裝基材上面。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：用與用來形成該等電力平面開口者一樣的製程形成穿過該光阻層及該介電層的數個通孔開口；以及用與用來形成該電力平面者一樣的製程在該等通孔開口中形成數個通孔。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：形成一第二介電層於該介電層、該電力平面及該等通孔上面；以及使該第二介電層凹陷以暴露該等通孔的頂面。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其中該第一厚度約有10微米或更小以及該第二厚度大於10微米。
本發明的附加具體實施例包括一種形成電子封裝體之方法，其更包含：形成在該光阻材料與該介電層之間的一硬遮罩層；以及圖案化該光阻層的步驟更包括：形成穿過該硬遮罩層的一電力平面開口。
本發明的具體實施例包括一種電子封裝體，其包含：一第一封裝層；形成於該第一封裝層上有一第一厚度的複數條訊號線；各自耦合至該等訊號線中之一者的複數個通孔墊；形成於該第一封裝層上有一第二厚度的一電力平面，其中該第二厚度大於該第一厚度；形成於該第一封裝層上面的一介電層；以及經形成可穿過該介電層且與該等通孔墊中之一者接觸的複數個通孔。
本發明的附加具體實施例包括一種電子封裝體，其中該第一厚度約為10微米或更小以及該第二厚度大於約10微米。
本發明的附加具體實施例包括一種電子封裝體，其中該介電層覆蓋該電力平面的一頂面。
100‧‧‧(互連)封裝體
130、230、330、430‧‧‧訊號線
140、240、340、440‧‧‧電力平面
200、300、400‧‧‧封裝體
305‧‧‧介電層/基材
306、406‧‧‧第二介電層
319、419‧‧‧通孔開口
320‧‧‧(線狀)通孔
332、432‧‧‧通孔墊
335、435‧‧‧種子層
342、442‧‧‧電力平面開口
385‧‧‧(第一)光阻材料
386、486‧‧‧第二光阻材料
405‧‧‧介電層
407‧‧‧第三介電層
420‧‧‧通孔
485‧‧‧光阻材料
500‧‧‧運算裝置
502‧‧‧板體/主機板
504‧‧‧處理器
506‧‧‧通訊晶片
R路徑‧‧‧路徑電阻
T1‧‧‧第一厚度
T2‧‧‧第二厚度
圖1的透視圖圖示包括有實質相同厚度之一電力平面及數條訊號線的封裝基材。
圖2的透視圖根據本發明之一具體實施例圖示封裝基材，其包括有第一厚度小於電力平面之第二厚度的數條訊號線。
圖3A的平面圖及對應剖面圖根據本發明之一具體實施例圖示有介電層的封裝基材，該介電層有形成於表面上面的種子層。
圖3B的平面圖及對應剖面圖根據本發明之一具體實施例圖示在訊號線及通孔墊形成於基材表面上面之後的封裝基材。
圖3C的平面圖及對應剖面圖根據本發明之一具體實施例圖示在第二光阻材料已經沉積及圖案化成可形成通孔開口及電力平面開口之後的封裝基材。
圖3D的平面圖及對應剖面圖根據本發明之一具體實施例圖示在通孔及電力平面形成於第二光阻材料之開口中之後的封裝基材。
圖3E的平面圖及對應剖面圖根據本發明之一具體實施例圖示在已移除第二光阻材料及種子層之暴露部份之後的封裝體。
圖3F的平面圖及對應剖面圖根據本發明之一具體實施例圖示在已移除表面上面之第二介電層之後的封裝體。
圖4A的平面圖及對應剖面圖根據本發明之一具體實施例圖示在形成訊號線及通孔墊於基材表面上面之後的封裝基材。
圖4B的平面圖及對應剖面圖根據本發明之一具體實施例圖示在形成第二介電層於訊號線及通孔墊上面之後的封裝基材。
圖4C的平面圖及對應剖面圖根據本發明之一具體實施例圖示在第二光阻材料已經沉積及圖案化成可形成通孔開口及電力平面開口之後的封裝基材。
圖4D的平面圖及對應剖面圖根據本發明之一具體實施例圖示在通孔開口及電力平面開口轉印至第二介電層之後的封裝基材。
圖4E的平面圖及對應剖面圖根據本發明之一具體實施例圖示在通孔及電力平面形成第二介電層之開口中之後的封裝體。
圖4F的平面圖及對應剖面圖根據本發明之一具體實施例圖示在第三介電層已形成於表面上面之後的封裝體。
圖5示意圖示根據本發明之一具體實施例建立的運算裝置。
200‧‧‧封裝體
230‧‧‧訊號線
240‧‧‧電力平面
T1‧‧‧第一厚度
T2‧‧‧第二厚度
Claims (25)
- 一種電子封裝體，其包含：一第一封裝層；形成於該第一封裝層上具有一第一厚度的複數條訊號線；以及形成於該第一封裝層上具有一第二厚度的一電力平面，其中，該第二厚度大於該第一厚度，並且其中該電力平面係一單片結構。
- 如請求項1的電子封裝體，其進一步包含：形成於該等複數條訊號線及該電力平面上面的一介電層。
- 如請求項2的電子封裝體，其進一步包含：與該等訊號線中之一或多者電氣耦合的一或多個通孔，其中該一或多個通孔延伸穿過該介電層。
- 如請求項3的電子封裝體，其中，該等通孔係藉由形成於該第一封裝層上的一通孔墊而與數條訊號線電氣耦合。
- 如請求項3的電子封裝體，其中，該一或多個通孔的頂面在該電力平面的一頂面上方。
- 如請求項2的電子封裝體，其中，該電力平面在該介電層上方延伸。
- 如請求項1的電子封裝體，其中，該第一厚度小於等於約10微米且該第二厚度大於約10微米。
- 如請求項1的電子封裝體，其中，訊號線 之間的最小間隔係小於該電力平面與該等訊號線中之任一者的一最小間隔。
- 一種形成電子封裝體的方法，其包含下列步驟：在一第一封裝基材上方形成有一第一厚度的複數條訊號線；於該第一封裝基材及該等複數條訊號線上方沉積一光阻層；將該光阻層圖案化以形成穿過該光阻層的一電力平面開口，其中，該光阻層留在該等複數條訊號線上方；沉積一導電材料於該電力平面開口中以在該第一封裝基材上形成一電力平面，其中，該電力平面具有大於該第一厚度的一第二厚度；移除該光阻層；以及於該第一封裝基材、該電力平面及該等複數條訊號線上方形成一第二介電層。
- 如請求項9的方法，其中，於該第一封裝基材的頂面上方形成一傳導種子層。
- 如請求項10的方法，其進一步包含下列步驟：在移除該光阻材料後，移除該傳導種子層中不被該電力平面或該等複數條訊號線覆蓋的部份。
- 如請求項9的方法，其進一步包含下列步驟：在沉積該光阻層之前，於該第一封裝基材上方形成一 或多個通孔墊，該一或多個通孔墊各自與該等訊號線中之一者電氣耦合。
- 如請求項12的方法，其進一步包含下列步驟：以用來形成該等電力平面開口的相同製程來形成穿過該光阻層的數個通孔開口；以及以用來形成該電力平面的相同製程來在該等通孔開口中形成數個通孔。
- 如請求項13的方法，其中，該第二介電層形成於該等通孔的頂面上方。
- 如請求項14的方法，其進一步包含下列步驟：使該第二介電層凹陷以暴露該等通孔的頂面，其中，該第二介電層留在該電力平面的頂面上方。
- 如請求項9的方法，其中，該第一厚度小於等於約10微米且該第二厚度大於10微米。
- 一種形成電子封裝體的方法，其包含下列步驟：在一第一封裝基材上方形成具有一第一厚度的複數條訊號線；在該第一封裝基材及該等複數條訊號線上方沉積一介電層；於該介電層上方沉積一光阻層；將該光阻層圖案化以形成穿過該光阻層及該介電層 的一電力平面開口，其中，該介電層留在該等複數條訊號線上面；沉積一導電材料於該電力平面開口中以在該第一封裝基材上形成一電力平面，其中，該電力平面具有大於該第一厚度的一第二厚度；以及移除該光阻層。
- 如請求項17的方法，其進一步包含下列步驟：在沉積該介電層之前，形成各自與該等訊號線中之一者電氣耦合的一或多個通孔墊於該第一封裝基材上方。
- 如請求項18的方法，其進一步包含下列步驟：以用來形成該等電力平面開口的相同製程來形成穿過該光阻層及該介電層的數個通孔開口；以及以用來形成該電力平面者的相同製程來在該等通孔開口中形成數個通孔。
- 如請求項19的方法，其進一步包含下列步驟：於該介電層、該電力平面及該等通孔上方形成一第二介電層；以及使該第二介電層凹陷以暴露該等通孔的頂面。
- 如請求項17的方法，其中，該第一厚度小於等於約10微米且該第二厚度大於10微米。
- 如請求項17的方法，其進一步包含下列步驟： 形成在該光阻層與該介電層之間的一硬遮罩層；以及圖案化該光阻層的步驟進一步包括：形成穿過該硬遮罩層的一電力平面開口。
- 一種電子封裝體，其包含：一第一封裝層；形成於該第一封裝層上之具有一第一厚度的複數條訊號線；各自與該等訊號線中之一者耦合的複數個通孔墊；形成於該第一封裝層上之具有一第二厚度的一電力平面，其中，該第二厚度大於該第一厚度；形成於該第一封裝層上面的一介電層；以及被形成為穿過該介電層且與該等通孔墊中之一者接觸的複數個通孔。
- 如請求項23的電子封裝體，其中，該第一厚度小於等於約10微米且該第二厚度大於約10微米。
- 如請求項23的電子封裝體，其中，該介電層覆蓋該電力平面的一頂面。
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017105446A1 (en) * | 2015-12-16 | 2017-06-22 | Intel Corporation | Improved package power delivery using plane and shaped vias |
| US20230178494A1 (en) * | 2021-12-03 | 2023-06-08 | Nanya Technology Corporation | Semiconductor device having integral alignment marks with decoupling features and method for fabricating the same |
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| US12113028B2 (en) | 2021-12-20 | 2024-10-08 | Nanya Technology Corporation | Semiconductor device with integrated decoupling and alignment features |
| US11791328B2 (en) | 2021-12-20 | 2023-10-17 | Nanya Technology Corporation | Method for fabricating semiconductor device with integrated decoupling and alignment features |
| WO2024205848A1 (en) * | 2023-03-24 | 2024-10-03 | Qualcomm Incorporated | Package comprising an integrated device and a metallization portion with variable thickness metallization interconnects on a same metal layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI309963B (en) * | 2002-08-27 | 2009-05-11 | Shinko Electric Ind Co | Semiconductor package, method of production of same, and semiconductor device |
| TWI377657B (en) * | 2008-03-18 | 2012-11-21 | Mediatek Inc | Semiconductor chip package |
| TWI430417B (zh) * | 2008-03-18 | 2014-03-11 | Mediatek Inc | 半導體晶片封裝 |
| US8941243B2 (en) * | 2012-06-08 | 2015-01-27 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729047A (en) * | 1996-03-25 | 1998-03-17 | Micron Technology, Inc. | Method and structure for providing signal isolation and decoupling in an integrated circuit device |
| US6569757B1 (en) * | 1999-10-28 | 2003-05-27 | Philips Electronics North America Corporation | Methods for forming co-axial interconnect lines in a CMOS process for high speed applications |
| US20020005584A1 (en) * | 2000-07-12 | 2002-01-17 | Shinichi Domae | Semiconductor device |
| US6747340B2 (en) * | 2002-03-15 | 2004-06-08 | Memx, Inc. | Multi-level shielded multi-conductor interconnect bus for MEMS |
| TWI242889B (en) | 2004-10-20 | 2005-11-01 | Advanced Semiconductor Eng | Integrated capacitor on packaging substrate |
| JP4713131B2 (ja) * | 2004-11-19 | 2011-06-29 | 株式会社マルチ | プリント配線板及びそのプリント配線板の製造方法 |
| WO2010131079A1 (en) | 2009-05-15 | 2010-11-18 | X-Fab Semiconductor Foundries Ag | Semiconductor Device Comprising a Metal System Including a Separate Inductor Metal Layer |
| JP5842368B2 (ja) * | 2011-04-11 | 2016-01-13 | ソニー株式会社 | 半導体装置 |
| US8912634B2 (en) * | 2012-03-29 | 2014-12-16 | International Business Machines Corporation | High frequency transition matching in an electronic package for millimeter wave semiconductor dies |
| WO2017105446A1 (en) * | 2015-12-16 | 2017-06-22 | Intel Corporation | Improved package power delivery using plane and shaped vias |
-
2015
- 2015-12-16 WO PCT/US2015/066186 patent/WO2017105446A1/en active Application Filing
- 2015-12-16 US US15/776,755 patent/US10410939B2/en active Active
-
2016
- 2016-11-04 TW TW105135858A patent/TWI711126B/zh active
-
2019
- 2019-07-30 US US16/526,497 patent/US10971416B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI309963B (en) * | 2002-08-27 | 2009-05-11 | Shinko Electric Ind Co | Semiconductor package, method of production of same, and semiconductor device |
| TWI377657B (en) * | 2008-03-18 | 2012-11-21 | Mediatek Inc | Semiconductor chip package |
| TWI430417B (zh) * | 2008-03-18 | 2014-03-11 | Mediatek Inc | 半導體晶片封裝 |
| US8941243B2 (en) * | 2012-06-08 | 2015-01-27 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing thereof |
Also Published As
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