JPH11102929A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 インナーリードが放射状に配置された一般的
なフレームを用いる場合に、半導体集積回路装置として
の厚みが増さないという条件を満足した上で、半導体チ
ップのチップサイズを最小にした半導体集積回路装置を
提供する。 【解決手段】 入出力パッド11bから、入出力パッド
11bとインナーリード23bとを接続するワイヤ3b
に隣接するワイヤ3aへの垂線h1の長さがワイヤボン
ディング作業を支障なく行うために必要な最小の値とな
るように入出力パッド11bを配置する。
なフレームを用いる場合に、半導体集積回路装置として
の厚みが増さないという条件を満足した上で、半導体チ
ップのチップサイズを最小にした半導体集積回路装置を
提供する。 【解決手段】 入出力パッド11bから、入出力パッド
11bとインナーリード23bとを接続するワイヤ3b
に隣接するワイヤ3aへの垂線h1の長さがワイヤボン
ディング作業を支障なく行うために必要な最小の値とな
るように入出力パッド11bを配置する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体チップの入出力パッドと半導体
チップを搭載するフレームのインナーリードとをボンデ
ィングワイヤにより電気的に接続するものに関する。
置に関し、特に、半導体チップの入出力パッドと半導体
チップを搭載するフレームのインナーリードとをボンデ
ィングワイヤにより電気的に接続するものに関する。
【0002】
【従来の技術】通常、半導体チップの周辺部には複数の
入出力パッドが形成される。半導体集積回路装置では、
これらの入出力パッドと、半導体チップが搭載されるフ
レームに配されたインナーリードとが、例えば、ワイヤ
ボンディングすることにより電気的に接続され、半導体
チップとパッケージ外部との間で電気的なやりとりを行
うことができるようになっている。
入出力パッドが形成される。半導体集積回路装置では、
これらの入出力パッドと、半導体チップが搭載されるフ
レームに配されたインナーリードとが、例えば、ワイヤ
ボンディングすることにより電気的に接続され、半導体
チップとパッケージ外部との間で電気的なやりとりを行
うことができるようになっている。
【0003】そして、半導体チップへの入出力パッドの
配置方法については、従来、図5の(イ)に示すよう
に、半導体チップ1の辺に沿って1列にコーナー側ほど
間隔を大きくして、入出力パッド11を配置していた。
あるいは、図6に示すように、半導体チップ1の辺に沿
って2列に等間隔で入出力パッド11を配置していた。
配置方法については、従来、図5の(イ)に示すよう
に、半導体チップ1の辺に沿って1列にコーナー側ほど
間隔を大きくして、入出力パッド11を配置していた。
あるいは、図6に示すように、半導体チップ1の辺に沿
って2列に等間隔で入出力パッド11を配置していた。
【0004】
【発明が解決しようとする課題】ここで、一般的なフレ
ームでは、図7に示すように、半導体チップ1の1辺に
対して、パッドが配置された領域よりも広い領域にイン
ナーリード23が配置されている(以下、このことを
「インナーリードが放射状に配置されている」と呼
ぶ)。
ームでは、図7に示すように、半導体チップ1の1辺に
対して、パッドが配置された領域よりも広い領域にイン
ナーリード23が配置されている(以下、このことを
「インナーリードが放射状に配置されている」と呼
ぶ)。
【0005】このため、コーナー側に配置される入出力
パッドほど、ワイヤー角(半導体チップ1の辺とワイヤ
ー3とのなす角)θが小さくなるので、図5の(ロ)に
示すように、入出力パッドを等間隔に配置すると、半導
体チップ付近でのワイヤ間隔が非常に小さくなり、ワイ
ヤ同士が短絡してしまう恐れがある。このような不具合
を防ぐために、図5の(イ)に示した入出力パッドの配
置方法では、コーナー側ほど入出力パッドの間隔を大き
くしているわけであるが、これが原因となって、チップ
サイズが大きくなってしまう。
パッドほど、ワイヤー角(半導体チップ1の辺とワイヤ
ー3とのなす角)θが小さくなるので、図5の(ロ)に
示すように、入出力パッドを等間隔に配置すると、半導
体チップ付近でのワイヤ間隔が非常に小さくなり、ワイ
ヤ同士が短絡してしまう恐れがある。このような不具合
を防ぐために、図5の(イ)に示した入出力パッドの配
置方法では、コーナー側ほど入出力パッドの間隔を大き
くしているわけであるが、これが原因となって、チップ
サイズが大きくなってしまう。
【0006】また、図6に示した配置方法では、2列に
等間隔で入出力パッドを配置しているので、同数の入出
力パッドを配置する場合、図5に示した配置方法よりも
チップサイズを小さくすることができるが、インナーリ
ードが放射状に配置されている一般的なフレームを用い
る場合は、ワイヤー角θが半導体チップ1のコーナー側
の入出力パッドほど小さくなるので、図6中に矢印で示
すように、内側と外側のパッドに接続された隣接するワ
イヤ3が交差してしまうという不具合が発生する。
等間隔で入出力パッドを配置しているので、同数の入出
力パッドを配置する場合、図5に示した配置方法よりも
チップサイズを小さくすることができるが、インナーリ
ードが放射状に配置されている一般的なフレームを用い
る場合は、ワイヤー角θが半導体チップ1のコーナー側
の入出力パッドほど小さくなるので、図6中に矢印で示
すように、内側と外側のパッドに接続された隣接するワ
イヤ3が交差してしまうという不具合が発生する。
【0007】このような不具合を防ぐためには、隣接す
るワイヤの高さを変えるように接続すればよいが、この
ようにすると、半導体集積回路装置としての厚みが増し
てしまう。尚、厚みが増すということは面積が増すのと
同様に大きなマイナス要素である。ちなみに、図6に示
した配置方法は、ワイヤー角θが全てのパッドに対して
大きい場合は非常に有効であるが、ワイヤー角θを全て
のパッドに対して大きくするためには、フレーム側でイ
ンナーリード23の配置方法に工夫を施す必要がある。
るワイヤの高さを変えるように接続すればよいが、この
ようにすると、半導体集積回路装置としての厚みが増し
てしまう。尚、厚みが増すということは面積が増すのと
同様に大きなマイナス要素である。ちなみに、図6に示
した配置方法は、ワイヤー角θが全てのパッドに対して
大きい場合は非常に有効であるが、ワイヤー角θを全て
のパッドに対して大きくするためには、フレーム側でイ
ンナーリード23の配置方法に工夫を施す必要がある。
【0008】そこで、本発明は、インナーリードが放射
状に配置された一般的なフレームを用いる場合に、半導
体集積回路装置としての厚みが増さないという条件を満
足した上で、半導体チップのチップサイズを最小にした
半導体集積回路装置を提供することを目的とする。
状に配置された一般的なフレームを用いる場合に、半導
体集積回路装置としての厚みが増さないという条件を満
足した上で、半導体チップのチップサイズを最小にした
半導体集積回路装置を提供することを目的とする。
【0009】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路装置では、半導体チップに
形成された複数の入出力パッドと前記半導体チップが搭
載されるフレームに配された複数のインナーリードとを
ワイヤボンディングにより電気的に接続する半導体集積
回路装置において、前記複数の入出力パッドが、入出力
パッドから、その入出力パッドとインナーリードとを接
続するワイヤに隣接する少なくとも一方のワイヤへの垂
線長が所定の値となるように配置されている。
め、本発明の半導体集積回路装置では、半導体チップに
形成された複数の入出力パッドと前記半導体チップが搭
載されるフレームに配された複数のインナーリードとを
ワイヤボンディングにより電気的に接続する半導体集積
回路装置において、前記複数の入出力パッドが、入出力
パッドから、その入出力パッドとインナーリードとを接
続するワイヤに隣接する少なくとも一方のワイヤへの垂
線長が所定の値となるように配置されている。
【0010】以上の構成により、例えば、上記垂線長が
ワイヤボンディング作業に支障を来さない最小の値とな
るように入出力パッドを配置すれば、インナーリードが
放射状に配置された一般的なフレームを用い、かつ、半
導体集積回路装置としての厚みが増さないという条件を
満足した上での、最小のチップサイズを実現することが
できる。
ワイヤボンディング作業に支障を来さない最小の値とな
るように入出力パッドを配置すれば、インナーリードが
放射状に配置された一般的なフレームを用い、かつ、半
導体集積回路装置としての厚みが増さないという条件を
満足した上での、最小のチップサイズを実現することが
できる。
【0011】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図1は本発明の一実施形態で
ある半導体集積回路装置の一部分を拡大した図である。
半導体チップ1には、その各辺に沿って2列に入出力パ
ッド11が配置されている。尚、図1では、外側の列に
配置されたパッドと内側の列に配置されたパッドとが接
触しているように見えるが、これら2つのパッド間には
接触しない程度の間隔が設けられている。
を参照しながら説明する。図1は本発明の一実施形態で
ある半導体集積回路装置の一部分を拡大した図である。
半導体チップ1には、その各辺に沿って2列に入出力パ
ッド11が配置されている。尚、図1では、外側の列に
配置されたパッドと内側の列に配置されたパッドとが接
触しているように見えるが、これら2つのパッド間には
接触しない程度の間隔が設けられている。
【0012】半導体チップ1はフレーム2のステージ2
1上にダイボンディングされるなどして搭載されてい
る。ステージ21はそのコーナー部分に存在するサポー
トバー22により保持されたアイランド構造となってい
る。フレーム2の2つのサポートバー22に挟まれる領
域には多数のインナーリード23が放射状に配置されて
いる。パッド11とインナーリード23とは、ワイヤボ
ンディングされており、ワイヤ3により接続されてい
る。
1上にダイボンディングされるなどして搭載されてい
る。ステージ21はそのコーナー部分に存在するサポー
トバー22により保持されたアイランド構造となってい
る。フレーム2の2つのサポートバー22に挟まれる領
域には多数のインナーリード23が放射状に配置されて
いる。パッド11とインナーリード23とは、ワイヤボ
ンディングされており、ワイヤ3により接続されてい
る。
【0013】図2は図1における半導体チップ1の1辺
の中央部を拡大した図であり、同図を用いて、入出力パ
ッド11の配置位置をどのようにして決定しているかに
ついて説明する。まず、2つのサポートバー22で挟ま
れた複数のインナーリード23のうちほぼ中央に配置さ
れたインナーリード23aと接続する入出力パッド11
aについては、ワイヤ角がほぼ90゜となる、外側の列
X1上の点Aにパッド11aの中心が位置するようにパ
ッド11aの配置位置を決定する。
の中央部を拡大した図であり、同図を用いて、入出力パ
ッド11の配置位置をどのようにして決定しているかに
ついて説明する。まず、2つのサポートバー22で挟ま
れた複数のインナーリード23のうちほぼ中央に配置さ
れたインナーリード23aと接続する入出力パッド11
aについては、ワイヤ角がほぼ90゜となる、外側の列
X1上の点Aにパッド11aの中心が位置するようにパ
ッド11aの配置位置を決定する。
【0014】次に、インナーリード23aのコーナー側
に隣接するインナーリード23bと接続されるパッド1
1bについては、パッド11aとインナーリード23a
とを接続するワイヤ3aへの垂線h1の長さが所定の値
となる、内側の列X2上の点Bに、パッド11bの中心
が位置するようにパッド11bの配置位置を決定する。
に隣接するインナーリード23bと接続されるパッド1
1bについては、パッド11aとインナーリード23a
とを接続するワイヤ3aへの垂線h1の長さが所定の値
となる、内側の列X2上の点Bに、パッド11bの中心
が位置するようにパッド11bの配置位置を決定する。
【0015】次に、インナーリード23bにコーナー側
で隣接するインナーリード23cと接続されるパッド1
1cについては、パッド11bとインナーリード23b
とを接続するワイヤ3bへの垂線h2の長さが所定の値
となる、外側の列X1上の点Cに、パッド11cの中心
が位置するようにパッド11cの配置位置を決定する。
で隣接するインナーリード23cと接続されるパッド1
1cについては、パッド11bとインナーリード23b
とを接続するワイヤ3bへの垂線h2の長さが所定の値
となる、外側の列X1上の点Cに、パッド11cの中心
が位置するようにパッド11cの配置位置を決定する。
【0016】このようにして、あるインナーリードに接
続される入出力パッドの配置位置が決まると、そのイン
ナーリードのコーナー側に隣接するインナーリードに接
続される入出力パッドの配置位置が決まり、サポートバ
ー22に最も近いインナーリードに接続される入出力パ
ッドの配置位置が最後に決定する。同様にして、同辺の
残りの部分及び他の辺についてもパッドの配置位置が決
定される。尚、本実施形態では、隣接する関係にあるイ
ンナーリードに接続される2つの入出力パッドを同一の
列に配置しないようにしている。
続される入出力パッドの配置位置が決まると、そのイン
ナーリードのコーナー側に隣接するインナーリードに接
続される入出力パッドの配置位置が決まり、サポートバ
ー22に最も近いインナーリードに接続される入出力パ
ッドの配置位置が最後に決定する。同様にして、同辺の
残りの部分及び他の辺についてもパッドの配置位置が決
定される。尚、本実施形態では、隣接する関係にあるイ
ンナーリードに接続される2つの入出力パッドを同一の
列に配置しないようにしている。
【0017】以上のようにして、入出力パッドの配置位
置が決定されるわけであるが、その際、パッド11とイ
ンナーリード23とを接続するワイヤ3への垂線の長さ
h1、h2、h3、…を、例えば、ワイヤボンディング
装置のワイヤのチャッキング機構がすでに接続済みのワ
イヤと接触しないようにするなど、ワイヤボンディング
作業を支障なく行うために最低限必要である最小の値
(以下、単に「最小の値」と略記する)とする。
置が決定されるわけであるが、その際、パッド11とイ
ンナーリード23とを接続するワイヤ3への垂線の長さ
h1、h2、h3、…を、例えば、ワイヤボンディング
装置のワイヤのチャッキング機構がすでに接続済みのワ
イヤと接触しないようにするなど、ワイヤボンディング
作業を支障なく行うために最低限必要である最小の値
(以下、単に「最小の値」と略記する)とする。
【0018】このようにすることによって、ワイヤボン
ディング作業に支障を来さない程度に密接にパッドを配
置することができ、しかも、インナーリードが放射状に
配置された一般的なフレームを用いる場合であっても、
ワイヤが交差することはない。したがって、インナーリ
ードが放射状に配置された一般的なフレームを用いる場
合に、半導体集積回路装置としての厚みを増さないとい
う条件を満たした上で、半導体チップのチップサイズを
最小にすることができる。
ディング作業に支障を来さない程度に密接にパッドを配
置することができ、しかも、インナーリードが放射状に
配置された一般的なフレームを用いる場合であっても、
ワイヤが交差することはない。したがって、インナーリ
ードが放射状に配置された一般的なフレームを用いる場
合に、半導体集積回路装置としての厚みを増さないとい
う条件を満たした上で、半導体チップのチップサイズを
最小にすることができる。
【0019】本発明の別の実施形態である半導体集積回
路装置の拡大図を図3に示す。本実施形態では、パッド
の中心から、そのパッドが接続されるインナーリードに
隣接するインナーリードに接続されるワイヤへの垂線の
長さが最小の値となるように、半導体チップ1の辺に沿
って3列にパッドを配置している。このようにすること
によって、同数のパッドを配置する場合、上記実施形態
よりもチップサイズを小さくすることができる。
路装置の拡大図を図3に示す。本実施形態では、パッド
の中心から、そのパッドが接続されるインナーリードに
隣接するインナーリードに接続されるワイヤへの垂線の
長さが最小の値となるように、半導体チップ1の辺に沿
って3列にパッドを配置している。このようにすること
によって、同数のパッドを配置する場合、上記実施形態
よりもチップサイズを小さくすることができる。
【0020】尚、上記2つの実施形態では、半導体チッ
プの各辺に対して、2列あるいは3列にパッドを配置し
ているが、そのパッドの中心から、そのパッドが接続さ
れるインナーリードに隣接するインナーリードに接続さ
れるワイヤへの垂線の長さが最小の値となるように、4
列以上に配置するようにしてもよい。
プの各辺に対して、2列あるいは3列にパッドを配置し
ているが、そのパッドの中心から、そのパッドが接続さ
れるインナーリードに隣接するインナーリードに接続さ
れるワイヤへの垂線の長さが最小の値となるように、4
列以上に配置するようにしてもよい。
【0021】また、入出力パッドを必ずしも半導体チッ
プの辺に沿って列状に配置する必要はなく、その入出力
パッドの中心から、その入出力パッドが接続されるイン
ナーリードに隣接するインナーリードに接続されるワイ
ヤへの垂線の長さが最小の値となる位置であって、か
つ、入出力パッド同士が接触しない位置であれば、どこ
に配置しても構わない。
プの辺に沿って列状に配置する必要はなく、その入出力
パッドの中心から、その入出力パッドが接続されるイン
ナーリードに隣接するインナーリードに接続されるワイ
ヤへの垂線の長さが最小の値となる位置であって、か
つ、入出力パッド同士が接触しない位置であれば、どこ
に配置しても構わない。
【0022】また、半導体チップの辺の中央部に配置さ
れる入出力パッドから配置位置を決定する例を示した
が、本発明はこれに限定されるものではなく、例えば、
コーナー側に配置される入出力パッドから配置位置を決
定するようにしてもよく、どこの入出力パッドから配置
位置を決定するかは自由である。
れる入出力パッドから配置位置を決定する例を示した
が、本発明はこれに限定されるものではなく、例えば、
コーナー側に配置される入出力パッドから配置位置を決
定するようにしてもよく、どこの入出力パッドから配置
位置を決定するかは自由である。
【0023】また、本発明の構成によれば、インナーリ
ードが放射状に配置された一般的なフレームを用いる場
合、必然的に、半導体チップにコーナー側ほどその間隔
を大きくして入出力パッドが配置されることになるの
で、隣接するワイヤ同士が短絡するという不具合を招く
ことはない。
ードが放射状に配置された一般的なフレームを用いる場
合、必然的に、半導体チップにコーナー側ほどその間隔
を大きくして入出力パッドが配置されることになるの
で、隣接するワイヤ同士が短絡するという不具合を招く
ことはない。
【0024】そして、図4に示すように、本発明を実施
することにより、従来の60〜70%のチップサイズを
実現可能であり、入出力パッド数が多くなるほど大きな
効果が得られることがわかっている。
することにより、従来の60〜70%のチップサイズを
実現可能であり、入出力パッド数が多くなるほど大きな
効果が得られることがわかっている。
【0025】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、インナーリードが放射状に配置さ
れた一般的なフレームを用いる場合に、半導体集積回路
装置としての厚みを増すことがないという条件を満足し
た上で、半導体チップのチップサイズを最小にすること
ができる。
積回路装置によれば、インナーリードが放射状に配置さ
れた一般的なフレームを用いる場合に、半導体集積回路
装置としての厚みを増すことがないという条件を満足し
た上で、半導体チップのチップサイズを最小にすること
ができる。
【図1】 本発明の一実施形態である半導体集積回路装
置の一部分を拡大した図である。
置の一部分を拡大した図である。
【図2】 図1の半導体チップ1の1辺の中央部を拡大
した図である。
した図である。
【図3】 本発明の一実施形態であって、図1に示すも
のとは異なる半導体集積回路装置の一部分を拡大した図
である。
のとは異なる半導体集積回路装置の一部分を拡大した図
である。
【図4】 本発明と従来との半導体チップのチップサイ
ズの比較結果を示す図である。
ズの比較結果を示す図である。
【図5】 従来の半導体集積回路装置における半導体チ
ップ1への入出力パッド11の配置状態を示す図であ
る。
ップ1への入出力パッド11の配置状態を示す図であ
る。
【図6】 従来の半導体集積回路装置における半導体チ
ップ1への入出力パッド11の、図5に示すものとは異
なる配置状態を示す図である。
ップ1への入出力パッド11の、図5に示すものとは異
なる配置状態を示す図である。
【図7】 フレームにインナーリード23が放射状に配
置されていることを示す図である。
置されていることを示す図である。
1 半導体チップ 2 フレーム 3 ワイヤ 11 入出力パッド 21 ステージ 22 サポートバー 23 インナーリード
Claims (3)
- 【請求項1】 半導体チップに形成された複数の入出力
パッドと前記半導体チップが搭載されるフレームに配さ
れた複数のインナーリードとをワイヤボンディングによ
り電気的に接続する半導体集積回路装置において、 前記複数の入出力パッドが、入出力パッドから、その入
出力パッドとインナーリードとを接続するワイヤに隣接
する少なくとも一方のワイヤへの垂線長が所定の値とな
るように配置されていることを特徴とする半導体集積回
路装置。 - 【請求項2】 前記複数の入出力パッドが、入出力パッ
ドから、その入出力パッドとインナーリードとを接続す
るワイヤに隣接する少なくとも一方のワイヤへの垂線長
がワイヤボンディング作業に支障を来さない最小の値と
なるように配置されていることを特徴とする請求項1に
記載の半導体集積回路装置。 - 【請求項3】 前記複数のボンディングパッドが半導体
チップの辺に沿って複数の列に配置されており、さら
に、前記ワイヤが隣接する関係にある2つの入出力パッ
ドが互いに異なる列に配置されていることを特徴とする
請求項1に記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26304297A JP3274633B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路装置 |
US09/161,997 US6323548B1 (en) | 1997-09-29 | 1998-09-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26304297A JP3274633B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11102929A true JPH11102929A (ja) | 1999-04-13 |
JP3274633B2 JP3274633B2 (ja) | 2002-04-15 |
Family
ID=17384065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26304297A Expired - Lifetime JP3274633B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6323548B1 (ja) |
JP (1) | JP3274633B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU4305501A (en) * | 1999-12-30 | 2001-07-16 | Intel Corporation | Optimized driver layout for integrated circuits with staggered bond pads |
US6784558B2 (en) * | 1999-12-30 | 2004-08-31 | Intel Corporation | Semiconductor device inlcluding optimized driver layout for integrated circuit with staggered bond pads |
JP3786398B2 (ja) * | 2000-09-07 | 2006-06-14 | 新光電気工業株式会社 | 半導体パッケージの配線方法 |
US6541873B1 (en) * | 2001-11-29 | 2003-04-01 | Sun Microsystems, Inc. | 90 degree bump placement layout for an integrated circuit power grid |
US6812580B1 (en) * | 2003-06-09 | 2004-11-02 | Freescale Semiconductor, Inc. | Semiconductor package having optimized wire bond positioning |
JP4879899B2 (ja) * | 2005-08-01 | 2012-02-22 | パナソニック株式会社 | 半導体装置 |
US7875985B2 (en) * | 2006-12-22 | 2011-01-25 | Qimonda Ag | Memory device |
US8450841B2 (en) * | 2011-08-01 | 2013-05-28 | Freescale Semiconductor, Inc. | Bonded wire semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60147126A (ja) | 1984-01-11 | 1985-08-03 | Toshiba Corp | 半導体装置 |
EP0588481A1 (en) | 1992-08-17 | 1994-03-23 | American Microsystems, Incorporated | Bond pad layouts for integrated circuit semiconductor dies and forming methods |
JP3557708B2 (ja) | 1995-04-05 | 2004-08-25 | ヤマハ株式会社 | 半導体集積回路装置 |
JPH0945723A (ja) * | 1995-07-31 | 1997-02-14 | Rohm Co Ltd | 半導体チップおよびこの半導体チップを組み込んだ半導体装置ならびにその製造方法 |
US5801450A (en) * | 1996-10-18 | 1998-09-01 | Intel Corporation | Variable pitch stagger die for optimal density |
-
1997
- 1997-09-29 JP JP26304297A patent/JP3274633B2/ja not_active Expired - Lifetime
-
1998
- 1998-09-29 US US09/161,997 patent/US6323548B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP3274633B2 (ja) | 2002-04-15 |
US6323548B1 (en) | 2001-11-27 |
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Legal Events
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