JPH11102929A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH11102929A
JPH11102929A JP9263042A JP26304297A JPH11102929A JP H11102929 A JPH11102929 A JP H11102929A JP 9263042 A JP9263042 A JP 9263042A JP 26304297 A JP26304297 A JP 26304297A JP H11102929 A JPH11102929 A JP H11102929A
Authority
JP
Japan
Prior art keywords
input
wire
integrated circuit
inner lead
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9263042A
Other languages
English (en)
Other versions
JP3274633B2 (ja
Inventor
Noriaki Hiraga
則秋 平賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP26304297A priority Critical patent/JP3274633B2/ja
Priority to US09/161,997 priority patent/US6323548B1/en
Publication of JPH11102929A publication Critical patent/JPH11102929A/ja
Application granted granted Critical
Publication of JP3274633B2 publication Critical patent/JP3274633B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 インナーリードが放射状に配置された一般的
なフレームを用いる場合に、半導体集積回路装置として
の厚みが増さないという条件を満足した上で、半導体チ
ップのチップサイズを最小にした半導体集積回路装置を
提供する。 【解決手段】 入出力パッド１１ｂから、入出力パッド
１１ｂとインナーリード２３ｂとを接続するワイヤ３ｂ
に隣接するワイヤ３ａへの垂線ｈ１の長さがワイヤボン
ディング作業を支障なく行うために必要な最小の値とな
るように入出力パッド１１ｂを配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体チップの入出力パッドと半導体
チップを搭載するフレームのインナーリードとをボンデ
ィングワイヤにより電気的に接続するものに関する。
【０００２】
【従来の技術】通常、半導体チップの周辺部には複数の
入出力パッドが形成される。半導体集積回路装置では、
これらの入出力パッドと、半導体チップが搭載されるフ
レームに配されたインナーリードとが、例えば、ワイヤ
ボンディングすることにより電気的に接続され、半導体
チップとパッケージ外部との間で電気的なやりとりを行
うことができるようになっている。
【０００３】そして、半導体チップへの入出力パッドの
配置方法については、従来、図５の（イ）に示すよう
に、半導体チップ１の辺に沿って１列にコーナー側ほど
間隔を大きくして、入出力パッド１１を配置していた。
あるいは、図６に示すように、半導体チップ１の辺に沿
って２列に等間隔で入出力パッド１１を配置していた。
【０００４】
【発明が解決しようとする課題】ここで、一般的なフレ
ームでは、図７に示すように、半導体チップ１の１辺に
対して、パッドが配置された領域よりも広い領域にイン
ナーリード２３が配置されている（以下、このことを
「インナーリードが放射状に配置されている」と呼
ぶ）。
【０００５】このため、コーナー側に配置される入出力
パッドほど、ワイヤー角（半導体チップ１の辺とワイヤ
ー３とのなす角）θが小さくなるので、図５の（ロ）に
示すように、入出力パッドを等間隔に配置すると、半導
体チップ付近でのワイヤ間隔が非常に小さくなり、ワイ
ヤ同士が短絡してしまう恐れがある。このような不具合
を防ぐために、図５の（イ）に示した入出力パッドの配
置方法では、コーナー側ほど入出力パッドの間隔を大き
くしているわけであるが、これが原因となって、チップ
サイズが大きくなってしまう。
【０００６】また、図６に示した配置方法では、２列に
等間隔で入出力パッドを配置しているので、同数の入出
力パッドを配置する場合、図５に示した配置方法よりも
チップサイズを小さくすることができるが、インナーリ
ードが放射状に配置されている一般的なフレームを用い
る場合は、ワイヤー角θが半導体チップ１のコーナー側
の入出力パッドほど小さくなるので、図６中に矢印で示
すように、内側と外側のパッドに接続された隣接するワ
イヤ３が交差してしまうという不具合が発生する。
【０００７】このような不具合を防ぐためには、隣接す
るワイヤの高さを変えるように接続すればよいが、この
ようにすると、半導体集積回路装置としての厚みが増し
てしまう。尚、厚みが増すということは面積が増すのと
同様に大きなマイナス要素である。ちなみに、図６に示
した配置方法は、ワイヤー角θが全てのパッドに対して
大きい場合は非常に有効であるが、ワイヤー角θを全て
のパッドに対して大きくするためには、フレーム側でイ
ンナーリード２３の配置方法に工夫を施す必要がある。
【０００８】そこで、本発明は、インナーリードが放射
状に配置された一般的なフレームを用いる場合に、半導
体集積回路装置としての厚みが増さないという条件を満
足した上で、半導体チップのチップサイズを最小にした
半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路装置では、半導体チップに
形成された複数の入出力パッドと前記半導体チップが搭
載されるフレームに配された複数のインナーリードとを
ワイヤボンディングにより電気的に接続する半導体集積
回路装置において、前記複数の入出力パッドが、入出力
パッドから、その入出力パッドとインナーリードとを接
続するワイヤに隣接する少なくとも一方のワイヤへの垂
線長が所定の値となるように配置されている。
【００１０】以上の構成により、例えば、上記垂線長が
ワイヤボンディング作業に支障を来さない最小の値とな
るように入出力パッドを配置すれば、インナーリードが
放射状に配置された一般的なフレームを用い、かつ、半
導体集積回路装置としての厚みが増さないという条件を
満足した上での、最小のチップサイズを実現することが
できる。
【００１１】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
ある半導体集積回路装置の一部分を拡大した図である。
半導体チップ１には、その各辺に沿って２列に入出力パ
ッド１１が配置されている。尚、図１では、外側の列に
配置されたパッドと内側の列に配置されたパッドとが接
触しているように見えるが、これら２つのパッド間には
接触しない程度の間隔が設けられている。
【００１２】半導体チップ１はフレーム２のステージ２
１上にダイボンディングされるなどして搭載されてい
る。ステージ２１はそのコーナー部分に存在するサポー
トバー２２により保持されたアイランド構造となってい
る。フレーム２の２つのサポートバー２２に挟まれる領
域には多数のインナーリード２３が放射状に配置されて
いる。パッド１１とインナーリード２３とは、ワイヤボ
ンディングされており、ワイヤ３により接続されてい
る。
【００１３】図２は図１における半導体チップ１の１辺
の中央部を拡大した図であり、同図を用いて、入出力パ
ッド１１の配置位置をどのようにして決定しているかに
ついて説明する。まず、２つのサポートバー２２で挟ま
れた複数のインナーリード２３のうちほぼ中央に配置さ
れたインナーリード２３ａと接続する入出力パッド１１
ａについては、ワイヤ角がほぼ９０゜となる、外側の列
Ｘ１上の点Ａにパッド１１ａの中心が位置するようにパ
ッド１１ａの配置位置を決定する。
【００１４】次に、インナーリード２３ａのコーナー側
に隣接するインナーリード２３ｂと接続されるパッド１
１ｂについては、パッド１１ａとインナーリード２３ａ
とを接続するワイヤ３ａへの垂線ｈ１の長さが所定の値
となる、内側の列Ｘ２上の点Ｂに、パッド１１ｂの中心
が位置するようにパッド１１ｂの配置位置を決定する。
【００１５】次に、インナーリード２３ｂにコーナー側
で隣接するインナーリード２３ｃと接続されるパッド１
１ｃについては、パッド１１ｂとインナーリード２３ｂ
とを接続するワイヤ３ｂへの垂線ｈ２の長さが所定の値
となる、外側の列Ｘ１上の点Ｃに、パッド１１ｃの中心
が位置するようにパッド１１ｃの配置位置を決定する。
【００１６】このようにして、あるインナーリードに接
続される入出力パッドの配置位置が決まると、そのイン
ナーリードのコーナー側に隣接するインナーリードに接
続される入出力パッドの配置位置が決まり、サポートバ
ー２２に最も近いインナーリードに接続される入出力パ
ッドの配置位置が最後に決定する。同様にして、同辺の
残りの部分及び他の辺についてもパッドの配置位置が決
定される。尚、本実施形態では、隣接する関係にあるイ
ンナーリードに接続される２つの入出力パッドを同一の
列に配置しないようにしている。
【００１７】以上のようにして、入出力パッドの配置位
置が決定されるわけであるが、その際、パッド１１とイ
ンナーリード２３とを接続するワイヤ３への垂線の長さ
ｈ１、ｈ２、ｈ３、…を、例えば、ワイヤボンディング
装置のワイヤのチャッキング機構がすでに接続済みのワ
イヤと接触しないようにするなど、ワイヤボンディング
作業を支障なく行うために最低限必要である最小の値
（以下、単に「最小の値」と略記する）とする。
【００１８】このようにすることによって、ワイヤボン
ディング作業に支障を来さない程度に密接にパッドを配
置することができ、しかも、インナーリードが放射状に
配置された一般的なフレームを用いる場合であっても、
ワイヤが交差することはない。したがって、インナーリ
ードが放射状に配置された一般的なフレームを用いる場
合に、半導体集積回路装置としての厚みを増さないとい
う条件を満たした上で、半導体チップのチップサイズを
最小にすることができる。
【００１９】本発明の別の実施形態である半導体集積回
路装置の拡大図を図３に示す。本実施形態では、パッド
の中心から、そのパッドが接続されるインナーリードに
隣接するインナーリードに接続されるワイヤへの垂線の
長さが最小の値となるように、半導体チップ１の辺に沿
って３列にパッドを配置している。このようにすること
によって、同数のパッドを配置する場合、上記実施形態
よりもチップサイズを小さくすることができる。
【００２０】尚、上記２つの実施形態では、半導体チッ
プの各辺に対して、２列あるいは３列にパッドを配置し
ているが、そのパッドの中心から、そのパッドが接続さ
れるインナーリードに隣接するインナーリードに接続さ
れるワイヤへの垂線の長さが最小の値となるように、４
列以上に配置するようにしてもよい。
【００２１】また、入出力パッドを必ずしも半導体チッ
プの辺に沿って列状に配置する必要はなく、その入出力
パッドの中心から、その入出力パッドが接続されるイン
ナーリードに隣接するインナーリードに接続されるワイ
ヤへの垂線の長さが最小の値となる位置であって、か
つ、入出力パッド同士が接触しない位置であれば、どこ
に配置しても構わない。
【００２２】また、半導体チップの辺の中央部に配置さ
れる入出力パッドから配置位置を決定する例を示した
が、本発明はこれに限定されるものではなく、例えば、
コーナー側に配置される入出力パッドから配置位置を決
定するようにしてもよく、どこの入出力パッドから配置
位置を決定するかは自由である。
【００２３】また、本発明の構成によれば、インナーリ
ードが放射状に配置された一般的なフレームを用いる場
合、必然的に、半導体チップにコーナー側ほどその間隔
を大きくして入出力パッドが配置されることになるの
で、隣接するワイヤ同士が短絡するという不具合を招く
ことはない。
【００２４】そして、図４に示すように、本発明を実施
することにより、従来の６０〜７０％のチップサイズを
実現可能であり、入出力パッド数が多くなるほど大きな
効果が得られることがわかっている。
【００２５】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、インナーリードが放射状に配置さ
れた一般的なフレームを用いる場合に、半導体集積回路
装置としての厚みを増すことがないという条件を満足し
た上で、半導体チップのチップサイズを最小にすること
ができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態である半導体集積回路装
置の一部分を拡大した図である。
【図２】 図１の半導体チップ１の１辺の中央部を拡大
した図である。
【図３】 本発明の一実施形態であって、図１に示すも
のとは異なる半導体集積回路装置の一部分を拡大した図
である。
【図４】 本発明と従来との半導体チップのチップサイ
ズの比較結果を示す図である。
【図５】 従来の半導体集積回路装置における半導体チ
ップ１への入出力パッド１１の配置状態を示す図であ
る。
【図６】 従来の半導体集積回路装置における半導体チ
ップ１への入出力パッド１１の、図５に示すものとは異
なる配置状態を示す図である。
【図７】 フレームにインナーリード２３が放射状に配
置されていることを示す図である。
【符号の説明】
１ 半導体チップ ２ フレーム ３ ワイヤ １１ 入出力パッド ２１ ステージ ２２ サポートバー ２３ インナーリード

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップに形成された複数の入出力
    パッドと前記半導体チップが搭載されるフレームに配さ
    れた複数のインナーリードとをワイヤボンディングによ
    り電気的に接続する半導体集積回路装置において、 前記複数の入出力パッドが、入出力パッドから、その入
    出力パッドとインナーリードとを接続するワイヤに隣接
    する少なくとも一方のワイヤへの垂線長が所定の値とな
    るように配置されていることを特徴とする半導体集積回
    路装置。
  2. 【請求項２】 前記複数の入出力パッドが、入出力パッ
    ドから、その入出力パッドとインナーリードとを接続す
    るワイヤに隣接する少なくとも一方のワイヤへの垂線長
    がワイヤボンディング作業に支障を来さない最小の値と
    なるように配置されていることを特徴とする請求項１に
    記載の半導体集積回路装置。
  3. 【請求項３】 前記複数のボンディングパッドが半導体
    チップの辺に沿って複数の列に配置されており、さら
    に、前記ワイヤが隣接する関係にある２つの入出力パッ
    ドが互いに異なる列に配置されていることを特徴とする
    請求項１に記載の半導体集積回路装置。
JP26304297A 1997-09-29 1997-09-29 半導体集積回路装置 Expired - Lifetime JP3274633B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP26304297A JP3274633B2 (ja) 1997-09-29 1997-09-29 半導体集積回路装置
US09/161,997 US6323548B1 (en) 1997-09-29 1998-09-29 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26304297A JP3274633B2 (ja) 1997-09-29 1997-09-29 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH11102929A true JPH11102929A (ja) 1999-04-13
JP3274633B2 JP3274633B2 (ja) 2002-04-15

Family

ID=17384065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26304297A Expired - Lifetime JP3274633B2 (ja) 1997-09-29 1997-09-29 半導体集積回路装置

Country Status (2)

Country Link
US (1) US6323548B1 (ja)
JP (1) JP3274633B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4305501A (en) * 1999-12-30 2001-07-16 Intel Corporation Optimized driver layout for integrated circuits with staggered bond pads
US6784558B2 (en) * 1999-12-30 2004-08-31 Intel Corporation Semiconductor device inlcluding optimized driver layout for integrated circuit with staggered bond pads
JP3786398B2 (ja) * 2000-09-07 2006-06-14 新光電気工業株式会社 半導体パッケージの配線方法
US6541873B1 (en) * 2001-11-29 2003-04-01 Sun Microsystems, Inc. 90 degree bump placement layout for an integrated circuit power grid
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
JP4879899B2 (ja) * 2005-08-01 2012-02-22 パナソニック株式会社 半導体装置
US7875985B2 (en) * 2006-12-22 2011-01-25 Qimonda Ag Memory device
US8450841B2 (en) * 2011-08-01 2013-05-28 Freescale Semiconductor, Inc. Bonded wire semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60147126A (ja) 1984-01-11 1985-08-03 Toshiba Corp 半導体装置
EP0588481A1 (en) 1992-08-17 1994-03-23 American Microsystems, Incorporated Bond pad layouts for integrated circuit semiconductor dies and forming methods
JP3557708B2 (ja) 1995-04-05 2004-08-25 ヤマハ株式会社 半導体集積回路装置
JPH0945723A (ja) * 1995-07-31 1997-02-14 Rohm Co Ltd 半導体チップおよびこの半導体チップを組み込んだ半導体装置ならびにその製造方法
US5801450A (en) * 1996-10-18 1998-09-01 Intel Corporation Variable pitch stagger die for optimal density

Also Published As

Publication number Publication date
JP3274633B2 (ja) 2002-04-15
US6323548B1 (en) 2001-11-27

Similar Documents

Publication Publication Date Title
JPH04307943A (ja) 半導体装置
JP3274633B2 (ja) 半導体集積回路装置
JP3466064B2 (ja) 半導体集積回路装置
JP3504837B2 (ja) 半導体集積回路装置
JPH1117100A (ja) 半導体装置
USRE44699E1 (en) Semiconductor integrated circuit having pads layout for increasing signal integrity and reducing chip size
JPH0783035B2 (ja) 半導体装置
US7005887B2 (en) Semiconductor integrated circuit
JP3246129B2 (ja) 半導体素子の製造方法
USRE38043E1 (en) Lead frame
JPS59139660A (ja) 半導体装置
JP2000022079A (ja) 半導体集積回路
JP2005209899A (ja) 中継部材、及び中継部材を用いたマルチチップパッケージ
JPH0329182B2 (ja)
JPH05226568A (ja) 半導体装置
JP2006261575A (ja) Ｄｉｐ型半導体装置
JPH06120291A (ja) ゲートアレイｌｓｉ
JP2006041343A (ja) 半導体素子
JPH0547924A (ja) 半導体ウエーハ
JP2704085B2 (ja) 半導体装置
JPS63272062A (ja) リ−ドフレ−ム
JPH0645566A (ja) 半導体集積回路装置
JPH02201958A (ja) ゲートアレイ方式の半導体集積回路装置
JPH11330371A (ja) 半導体装置
JPH07106368A (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120201

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130201

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140201

Year of fee payment: 12

EXPY Cancellation because of completion of term