KR100943009B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 장치의 고밀도화 및 다핀화를 의도한 3차원 실장을 행함에 있어서, 박형화에 수반하여 발생하는 반도체 기판의 파손, 크랙의 발생, 반도체 기판의 휘어짐 등의 불편을 해소하는 것을 목적으로 한다.
2매의 반도체 기판을 디바이스 패턴(23, 24)이 형성되어 있는 측의 면을 대향시켜 금속 범프(25)에 의해 접합하고, 그 사이에 수지(26)을 충전한 후, 각 반도체 기판을 연마하여 소정의 두께로 박화한다(21, 22). 또한, 비어 홀, 절연막(27)을 형성하고, 그 절연막의 금속 범프(25)에 접촉되어 있는 부분의 일부를 개구하여, 비어 홀 내를 도체(28)로 매립하고, 그 도체 상에 전극 패드(29)를 형성하여 구조체(20a, 20b, 20c)로 하고, 전극 패드(29)를 통해서 각 구조체(20a, 20b, 20c)를 서로 전기적으로 접속하여 다단으로 적층하는 반도체 장치(10)로 한다.
반도체 장치, 구조체, 도체층, 금속 범프, 절연성 수지, 절연막, 도체, 전극 패드, 비어 홀, 절연막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시형태에 관한 반도체 장치의 구성을 나타내는 단면도.
도 2는 도 1의 반도체 장치의 제조 공정(그 1)을 나타내는 단면도.
도 3은 도 2의 제조 공정에 계속되는 제조 공정(그 2)을 나타내는 단면도.
도 4는 도 3의 제조 공정에 계속되는 제조 공정(그 3)을 나타내는 단면도.
도 5는 본 발명 다른 실시형태에 관한 반도체 장치의 구성을 나타내는 단면도.
도 6은 도 5의 반도체 장치의 제조 공정(그 1)을 나타내는 단면도.
도 7은 도 6의 제조 공정에 계속되는 제조 공정(그 2)을 나타내는 단면도.
부호의 설명
10, 40 반도체 장치(디바이스),
20a, 20b, 20c 구조체,
21, 22, 41, 42 반도체 기판(실리콘 기판),
23, 24, 43, 44 도체층(디바이스 패턴),
25, 45 금속 범프(메탈 포스트),
26, 46 절연성 수지층(완충층),
27, 47 절연막(보호막),
28, 48 도체,
29, 49 전극 패드,
30a, 30b, 30c, 50 금속 범프(외부 접속 단자),
31 절연성 수지층(언더필 부재),
VH 비어 홀,
0P 절연막의 개구부
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 장치의 고밀도화 및 다핀화를 의도한 3차원 실장을 행함에 있어서 박형화에 수반하여 발생하는 불편을 해소하는데 유용한 기술에 관한 것이다.
종래, 반도체 장치(디바이스)의 고밀도화 및 다핀화를 도모하기 위한 수법으로서, 다양한 방법이 제안되고 있다. 그 하나의 방법으로서, 예를 들면 빌드업법(build-up method)을 이용하여 다층 구조의 배선 기판을 제조하고, 이 다층 배선 기판에 반도체 칩 등의 소자를 실장한 것을 디바이스로 하는 방법이 있다.
또한, 다른 방법으로서는, 배선 기판을 다층 구조로는 하지 않고, 1매의 절연성 기판의 양면에 배선 패턴을 형성한 것을 배선 기판으로 하고, 그 한쪽의 면의 배선 패턴 상에 반도체 칩 등의 소자를 탑재한 것을 디바이스로서, 이러한 디바이스를 다단으로 적층하여 3차원 실장하는 방법이 있다. 이 방법에서는, 각 배선 기판 상에 탑재한 각 반도체 칩을 서로 전기적으로 접속할 필요가 있기 때문에, 각 배선 기판에는 해당 기판을 관통하는 스루홀이 형성되고, 이 스루홀의 내면에 형성된 도금막(도체층)을 통해서 해당 기판의 양면의 배선 패턴이 전기적으로 접속되어 있다.
또한, 3차원 실장을 행하는 다른 수법으로서, 실리콘(Si) 기판을 기재층(base material layer)으로서 이용하여, 이 실리콘 기판에 필요한 깊이로 홀(hole)을 형성하고, 이 홀을 도금 등에 의해 도체로 충전한 후, 실리콘 기판의 표면에 해당 도체에 전기적으로 접속되도록 소기의 디바이스 패턴(회로 패턴, 배선 패턴 등을 포함함)을 형성하고, 디바이스 패턴을 폴리이미드 수지 등으로 이루어진 절연막으로 피복한 후, 실리콘 기판의 이면을 백그라인드법(back-grinding method) 등에 의해 연마하여 도체를 노출시키고, 이 노출된 도체 상에 금속 범프(외부 접속 단자)를 형성한 것을 디바이스로서, 이러한 디바이스를 다단으로 적층하는 방법을 생각할 수 있다.
이 방법에 있어서도, 각 디바이스를 서로 전기적으로 접속할 필요가 있고, 그 때문에 해당 디바이스의 절연막에 스루홀을 형성하여 내면에 도금을 행하고, 이 도금막을 통해서 디바이스 패턴과 상측의 디바이스의 금속 범프를 전기적으로 접속할 필요가 있다.
상술한 바와 같이 반도체 장치의 고밀도화 및 다핀화를 도모하기 위한 수법으로서는 다양한 기술이 제안되고 있지만, 이 중, 빌드업법을 이용하는 방법에서는, 배선 기판이 다층화되어 있기 때문에 그 두께는 상당한 것이 되어, 최종적인 형태인 반도체 장치 전체로서 본 경우에 그 규모가 대형화되고, 오늘날 요구되고 있는 박형화에 맞지 않다는 불리함이 있다.
또한, 절연성 기판을 이용하여 형성한 디바이스를 다단으로 적층하는 방법에서는, 복수의 반도체 칩을 서로 3차원 실장하고 있기 때문에, 상기의 빌드업법을 이용하는 방법과 비교하면, 고밀도화 및 다핀화라는 점에서는 유리하지만, 반도체 칩을 각 배선 기판 사이에 개재시키고 있기 때문에, 상기와 마찬가지로 박형화라는 점에서는 난점이 있다.
한편, 실리콘 기판을 이용하여 형성한 디바이스를 다단으로 적층하는 방법에서는, 실리콘 기판의 이면을 연마하여 그 두께를 얇게 하기 때문에, 박형화라는 점에서는 유리하지만, 그 반면 이하의 과제가 있다.
즉, 이 방법에서는, 실리콘 기판을 얇게 하기 위해서 백그라인드법 등의 기계 연마를 행하기 때문에, 그 기계적 충격에 기인하여 실리콘 기판을 얇게 하는 두께에도 한계가 있고, 과도하게 박형화를 행하면, 실리콘 기판에 크랙이 생기거나, 또한 경우에 따라서는 실리콘 기판이 갈라져 버린다(파손)고 하는 문제가 있다.
또한, 개개의 디바이스에 대해서 보면, 디바이스 패턴이 형성되어 있는 측의 표면은 폴리이미드 수지 등의 절연막인데 대해서, 이면은 도체이기 때문에, 양면의 열팽창 계수가 다른 것에 기인하여, 예를 들면 연마 처리를 행했을 때에 겉과 안에 서 발생하는 응력에 차가 생기고, 그 때문에 실리콘 기판이 휘어져 버린다는 문제도 있다.
본 발명은 상술한 종래 기술에 있어서의 과제에 비추어 창작된 것으로서, 고밀도화 및 다핀화를 의도한 3차원 실장을 행함에 있어서, 박형화에 수반하여 발생하는 불편(반도체 기판의 파손, 크랙의 발생, 반도체 기판의 휘어짐 등)을 해소할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기의 종래 기술의 과제를 해결하기 위해, 본 발명의 한 형태에 의하면, 필요한 형상으로 패터닝된 도체층이 각각 한쪽의 면에만 형성된 2매의 반도체 기판을, 각 도체층이 형성되어 있는 측의 면을 대향시켜 금속 범프에 의해 접합하는 공정과, 그 금속 범프에 의해 접합된 각 도체층 간의 틈에 절연성 수지를 충전하는 공정과, 상기 각 반도체 기판의 노출되어 있는 측의 면을 각각 연마하여 소정의 두께로 박화하는 공정과, 그 박화된 각 반도체 기판의 필요한 장소에 각각 상기 금속 범프에 도달하는 비어 홀을 형성하는 공정과, 그 형성된 비어 홀의 내면을 포함하여 상기 각 반도체 기판의 표면에 각각 절연막을 형성하는 공정과, 상기 비어 홀 내에 형성된 각 절연막의 상기 금속 범프에 접촉되어 있는 부분의 적어도 일부를 개구하는 공정과, 상기 비어 홀 내를 도체로 매립하고, 상기 각 절연막 상에, 필요한 형상으로 패터닝되고, 또한 해당 도체에 전기적으로 접속된 전극 패드를 더 형성하는 공정과, 이상의 공정에 의해 얻어진 구조체를, 필요한 개수만큼 상기 전극 패드를 통해서 서로 전기적으로 접속하여 다단으로 적층하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이 형태에 관한 반도체 장치의 제조 방법에 의하면, 먼저 2매의 반도체 기판을 각각 도체층(디바이스 패턴)이 형성되어 있는 측의 면을 대향시켜 금속 범프에 의해 접합하고, 그 사이에 절연성 수지를 충전한 것을 제조한 후, 그 양면, 즉 각 반도체 기판이 노출되어 있는 측의 면을 각각 연마하여 각 기판의 두께를 얇게 하므로, 최종적으로 제조되는 3차원 실장 형태의 반도체 장치 전체로서 박형화를 도모할 수 있다.
또한, 각 반도체 기판이 대향하는 도체층 간의 틈에 절연성 수지가 충전되어 있으므로, 각 기판의 연마(박화 처리) 시에 발생하는 기계적 충격을 그 절연성 수지로 유효하게 흡수하여 완화시킬 수 있다. 즉, 이 절연성 수지는 쿠션(완충층)으로서 기능한다. 이것에 의해서, 반도체 기판의 박형화를 현상 기술의 한계에 가까운 레벨까지 간 경우에도, 종래 기술에서와 같은 반도체 기판의 크랙의 발생 또은 파손이라는 불편을 해소할 수 있다. 즉, 반도체 기판의 내크랙성을 향상시키는 것이 가능해진다.
또한, 2매의 반도체 기판을 각각의 도체층(디바이스 패턴)이 형성되어 있는 측의 면을 대향시켜 거울과 같이 접합시킨 것을 연마(박화 처리)의 대상으로 하고 있으므로, 종래 기술에서와 같은 표면과 이면에서 발생하는 응력의 차에 기인하는 반도체 기판의 휘어짐이라는 불편을 해소할 수 있다. 즉, 반도체 기판의 휘어짐의 교정을 행할 수 있다.
또한, 본 발명의 다른 형태에 의하면, 필요한 형상으로 패터닝된 도체층이 각각 한쪽의 면에만 형성된 2매의 반도체 기판을, 각 도체층이 형성되어 있는 측의 면을 대향시켜 금속 범프에 의해 접합하는 공정과, 그 금속 범프에 의해 접합된 각 도체층 간의 틈에 절연성 수지를 충전하는 공정과, 상기 각 반도체 기판이 노출되어 있는 측의 면을 각각 연마하여, 한쪽의 반도체 기판만을 소정의 두께로 박화하는 공정과, 그 박화된 한쪽의 반도체 기판의 필요한 장소에 상기 금속 범프에 도달하는 비어 홀을 형성하는 공정과, 그 형성된 비어 홀의 내면을 포함하여 상기 각 반도체 기판의 표면에 각각 절연막을 형성하는 공정과, 상기 비어 홀 내에 형성된 절연막의 상기 금속 범프에 접촉되어 있는 부분의 적어도 일부를 개구하는 공정과, 상기 비어 홀 내를 도체로 매립하고, 상기 한쪽의 반도체 기판 상의 절연막 상에, 필요한 형상으로 패터닝되고, 또한 해당 도체에 전기적으로 접속된 전극 패드를 더 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이 형태에 관한 반도체 장치의 제조 방법에 있어서도, 상기의 형태에 관한 반도체 장치의 제조 방법과 마찬가지로, 2매의 반도체 기판을 각각의 도체층(디바이스 패턴)이 형성되어 있는 측의 면을 대향시켜 금속 범프에 의해 접합하고, 그 사이에 절연성 수지를 충전한 것을 제조한 후, 각 반도체 기판이 노출되어 있는 측의 면을 각각 연마하여, 한쪽의 반도체 기판을 소정의 두께로 얇게 하므로, 최종적으로 제조되는 반도체 장치 전체로서 박형화를 도모할 수 있다. 또한, 완충층으로서 기능하는 절연성 수지의 존재에 의해, 연마(박화 처리) 시에 발생하는 기계적 충격을 완화시킬 수 있어, 반도체 기판의 크랙의 발생 등의 불편을 해소할 수 있 다. 또한, 2매의 반도체 기판을 각각의 도체층(디바이스 패턴)이 형성되어 있는 측의 면을 대향시켜 거울과 같이 접합시킨 것을 연마(박화 처리)의 대상으로 하고 있으므로, 표면과 이면에서 발생하는 응력의 차에 기인하는 반도체 기판의 휘어짐이라는 불편을 해소할 수 있다.
또한, 본 발명의 다른 형태에 의하면, 상술한 각 형태에 관한 반도체 장치의 제조 방법에 의해 제조된 것을 특징으로 하는 반도체 장치가 제공된다.
도 1은 본 발명의 일 실시형태에 관한 반도체 장치의 단면적인 구성을 모식적으로 나타낸 것이다.
본 실시형태에 관한 반도체 장치(10)는 도시된 바와 같이 각 구조체(20a, 20b, 20c)를 3단으로 적층하여 이루어진 3차원 실장 형태를 가지고 있다. 각 구조체(20a, 20b, 20c)에 있어서, 21 및 22는 각각 소정의 두께로 박화된 실리콘 기판, 23, 24는 각각 대응하는 실리콘 기판(21, 22)의 한쪽의 면에 형성된 필요한 회로 패턴, 배선 패턴 등을 포함하는 디바이스 패턴으로 이루어진 도체층, 25는 후술하는 바와 같이 각 도체층(23, 24)을 통해서 2매의 실리콘 기판(21, 22)을 접합하는 금속 범프, 26은 금속 범프(25)에 의해 접합된 각 도체층(23, 24)간의 틈에 충전되어 형성된 절연성 수지층을 나타낸다. 여기에, 금속 범프(25)는 메탈 포스트로서 기능하고, 절연성 수지층(26)은 후술하는 바와 같이 실리콘 기판의 박화 처리 시에 발생하는 기계적 충격을 완화시키기 위한 완충층으로서 기능하고, 동시에 보강제로서의 역할도 한다.
또한, 27은 각 구조체(20a, 20b, 20c)의 보호막으로서 각각 기능하는 절연 막, 28은 각 실리콘 기판(21, 22)에 형성된 비어 홀에 충전된 도체, 29는 도체(28)에 전기적으로 접속되어 각 절연막(27) 상에 형성된 전극 패드를 나타낸다. 여기에, 도체(28)는 비어 홀 내의 절연막(27)의 일부에 형성된 개구부(도 3b에서 OP로 표시된 부분)를 통해서 금속 범프(25)에 전기적으로 접속되어 있다. 따라서, 각 구조체(20a, 20b, 20c)의 양면에 형성된 전극 패드(29)는 각각 도체(28) 및 금속 범프25)를 통해서 서로 접속되어 있다.
여기에, 각 구조체(20a, 20b, 20c)의 두께는 50μm 정도로 선정되고, 박화된 실리콘 기판(21, 22)의 두께(tl, t2)는 3μm∼20μm 정도로 선정되고, 절연성 수지층(완충층; 26)의 두께는 30μm정도로 선정되어 있다.
또한, 30a, 30b 및 30c는 각각 대응하는 구조체(20a, 20b, 20c)의 한쪽의 면측(도시된 예에서는 하측)의 전극 패드(29)에 접합된 금속 범프를 나타내고, 이 중, 최하단의 구조체(20a)의 전극 패드(29)로 접합된 금속 범프(30a)는 본 장치(10)의 외부 접속 단자로서 기능한다. 또한, 31은 적층된 각 구조체(20a, 20b, 20c)간의 틈에 각각 언더필로서 충전된 절연성 수지층을 나타낸다.
이상의 구성에 있어서, 금속 범프(25, 30a, 30b, 30c)를 구성하는 재료로서는, 일반적으로 이용되는 납-주석(Pb-Sn) 등의 공정(共晶) 땜납 외에, 은-주석(Ag-Sn) 등의 Pb 프리 땜납(Pb-free solder)이 이용되거나, 또는 금(Au), 은(Ag), 동(Cu), 인듐(In) 또는 그 합금(In-Pb, In-Sn 등), 니켈(Ni) 등이 이용된다. 또한, 각 범프(25, 30a, 30b, 30c)의 형성 방법으로서는, 일반적으로 이용되는 포토 프로세스를 이용한 도금법이나, 와이어 본딩 기술을 응용한 스터드 범프 등의 볼 범프가 이용된다.
또한, 회로 패턴, 배선 패턴 등을 포함하는 디바이스 패턴(도체층(23, 24))의 재료로서는, 전형적으로는 Cu가 이용되지만, 더욱 도전성을 높이고, 또한 금속 범프(25)와의 접속 신뢰성을 높이기 위해서, 예를 들면 Au, Sn 등의 피복을 행하는 것이 바람직하다. 또한, 도체(28) 및 전극 패드(29)의 재료로서는, 예를 들면 Au, Cu, Ni, 크롬(Cr), 알루미늄(Al) 등이 이용된다. 또한, 절연성 수지층(완충층; 26) 및 절연성 수지층(언더필 부재; 31)의 재료로서는, 예를 들면 에폭시 수지, 폴리이미드 수지 등이 이용된다. 또한, 절연막(보호막; 27)의 재료로서는, 예를 들면 화학 기상 성장(CVD)법에 의한 실리콘 산화막, 인 규산염 유리(phosphorous silicate glass; PSG) 등 외에, 폴리이미드 수지, 에폭시 수지 등의 감광성 수지가 이용된다.
또한, 본 실시형태에서는 도 1에 도시된 바와 같이 외부 접속 단자(금속 범프(30a))를 형성하고 있지만, 이것은 반드시 형성할 필요는 없다. 이러한 외부 접속 단자는 실제의 사용 시에 본 장치(10)를 프린트 기판 등의 마더보드에 실장하기 직전에 설치해도 좋기 때문이다. 따라서, 본 장치(10)의 최종적인 형태로서는, 외부 접속 단자(금속 범프(30a))가 접합 가능하도록 전극 패드(29)가 노출되어 있으면 충분하다.
이하, 본 실시형태에 관한 반도체 장치(10)를 제조하는 방법에 대해서, 그 제조 공정을 순서대로 나타낸 도 2∼도 4를 참조하면서 설명한다.
먼저 최초의 공정에서는(도 2a 참조), 한쪽의 면에 각각 필요한 형상으로 패 터닝된 도체층(23, 24)이 형성된 2매의 실리콘 기판(21a, 22a)을, 각 도체층(23, 24)이 형성되어 있는 측의 면을 대향시켜 금속 범프(25)에 의해 접합한다.
구체적으로는, 먼저 두께가 100μm∼300μm정도의 비교적 두꺼운 2매의 실리콘 기판(21a, 22a)을 준비하고, 알려진 포토리소그래피 기술에 의해 각 실리콘 기판(21a, 22a)의 한쪽의 면에 각각 필요한 디바이스 패턴(도체층(23, 24))을 형성하고, 그 다음에 한쪽의 실리콘 기판(21a)의 도체층(23) 상의 소정의 위치에 복수의 금속 범프(25)를, 예를 들면 초음파 접합(초음파의 열작용이나 캐비테이션 효과를 이용한 접합법), 열압착(와이어 본딩법, 리플로 땜납 부착법) 등에 의해 접합한다. 또한 이 실리콘 기판(21a)의 금속 범프(25)가 접합되어 있는 측의 면에, 다른 쪽의 실리콘 기판(22a)의 도체층(24)이 형성되어 있는 측의 면을 대향시켜, 각 도체층(23, 24)을 통해서 금속 범프(25)에 의해 2매의 실리콘 기판(21a, 22a)을 접합한다. 즉, 금속 범프(25)를 통해서 2매의 실리콘 기판(21a, 22a)을 접합한 형태의 구조체를 제조한다.
다음 공정에서는(도 2b 참조), 앞의 공정에서 제조된 구조체(금속 범프(25)를 통해서 2매의 실리콘 기판(21a, 22a)을 접합한 것)를 진공 챔버 내에 배치하고, 금속 범프(25)에 의해 접합된 각 도체층(23, 24)간의 틈에 에폭시 수지 등의 절연성 수지를 충전하고, 두께가 30μm 정도의 절연성 수지층(26)을 형성한다.
다음 공정에서는(도 2c 참조), 앞의 공정에서 얻은 구조체의 양면, 즉 각 실리콘 기판(21a, 22a)이 노출되어 있는 측의 면을 백그라인드법 등의 기계 연마에 의해 각각 연마하여 박화하고, 두께(t1≒t2)가 3μm∼20μm 정도의 실리콘 기판(21, 22)으로 한다. 또한, 도면 중 파선으로 표시된 부분은 연마에 의해 제거된 부분을 표시한다.
다음 공정에서는(도 2d 참조), 앞의 공정에서 박화된 실리콘 기판(21, 22)의 필요한 장소에 각각 금속 범프(25)에 도달하는 비어 홀(VH)을 형성한다. 이 비어 홀(VH)은, 예를 들면 CO2 레이저, YAG 레이저, 엑시머 레이저 등에 의한 천공 처리, 플라즈마 에처 등에 의한 에칭 처리 등에 의해 형성할 수 있다.
다음 공정에서는(도 3a 참조), 예를 들면 CVD법에 의해, 각 실리콘 기판(21, 22)에 형성된 비어 홀(VH)의 내면을 포함하여 기판 전면에 실리콘 산화막(SiO2), 즉 절연막(27)을 형성한다.
이 절연막(27)은 뒤의 공정에서 비어 홀(VH) 내에 매립되는 도체층과 실리콘 기판(21, 22)을 전기적으로 절연하기 위해서 형성되는 것이고, 또한 전술한 바와 같이 보호막으로서의 기능도 가지고 있다.
본 공정에서는, 절연막(27)으로서 실리콘 산화막을 형성하고 있지만, 이것에 대신하여, 예를 들면 인 규산염 유리(PSG)를 CVD법에 의해 형성해도 좋다. 또는, 다른 형태로서, 폴리이미드 수지, 에폭시 수지 등의 수지(특히 감광성 수지)를 전면에 도포하여 절연막(27)으로 하는 것도 가능하다.
다음 공정에서는(도 3b 참조), 앞의 공정에서 형성된 양면의 각 절연막(27) 중 비어 홀(VH) 내에 형성된 절연막(27)의, 금속 범프(25)에 접촉되어 있는 부분의 적어도 일부를 개구한다(개구부(OP)). 이 개구부(OP)는 도 2d의 공정에서 행한 처 리와 마찬가지로, 예를 들면 CO2 레이저, YAG 레이저 등에 의한 천공 처리, 플라즈마 에처 등에 의한 에칭 처리 등에 의해 형성할 수 있다.
이것에 의해서, 비어 홀(VH) 내의 절연막(27)의 개구부(OP)에 대응하는 부분, 즉 금속 범프(25)의 일부가 노출된다.
본 공정에서는, 레이저나 플라즈마 에칭 등에 의해 절연막(27)에 개구부(OP)를 형성하고 있지만, 절연막(27)으로서 감광성 수지를 도포한 것을 이용하고 있는 경우에는, 알려진 포토리소그래피 기술에 의해 개구부(0P)를 형성하는 것도 가능하다.
다음 공정에서는(도 3c 참조), 예를 들면 무전해 도금 및 전해 도금에 의해, 각 실리콘 기판(21, 22)에 형성된 비어 홀(VH)(그 내부에 형성된 절연막(27)의 일부가 개구(개구부(OP))된 것)을 매립하도록 하여 도체층(CL)을 형성한다.
구체적으로는, 먼저 전면에 니켈(Ni)의 무전해 도금을 행하고, 그 위에 금(Au)의 무전해 도금을 더 행하거나, 또는 Ni층을 급전층으로서 Au의 전해 도금에 의한 플래시 도금(매우 얇은 두께의 도금)을 행하고, Au층을 급전층으로서 비어 홀(VH)을 매립하도록 동(Cu)의 전해 도금을 더 행하여 3층(Ni/Au/Cu)의 도체층(CL)을 형성한다. 여기에, 도체층(CL)에 있어서의 Ni층은 하지의 절연막(SiO2; 27)과의 밀착성을 높이기 위한 것이고, Au층은 Cu의 전해 도금을 행할 때의 전기 저항을 낮추기 위해서 형성된다.
이와 같이 하여 형성된 도체층(CL) 중, 비어 홀(VH)에 매립된 부분의 도체(28)는 뒤의 공정에서 그 위에 전극 패드를 형성하는데 이용된다. 또한, 이 단계에서는, 단지 도금 등의 처리가 행해져 있는데 지나지 않기 때문에, 도시된 바와 같이 절연막(27) 상의 비어 홀(VH) 이외의 부분에도 도체층(28a)이 형성되어 있다.
다음 공정에서는(도 3d 참조), 예를 들면 기계 연마, 화학 기계 연마(CMP) 등에 의해, 절연막(27) 상의 비어 홀(VH)에 매립된 도체(28)의 상단면이 노출될 때까지, 비어 홀(VH) 이외의 부분에 형성된 불필요한 도체층(28a)을 제거하여 표면을 평탄화한다.
다음 공정에서는(도 4a 참조), 양면의 각 절연막(27) 상에, 비어 홀(VH) 내에 매립된 도체(28)에 전기적으로 접속되도록 필요한 형상의 전극 패드(29)를 형성한다.
예를 들면, 전면에 레지스트(도시되지 않음)를 도포 또는 형성하여 필요한 형상으로 패터닝을 행하고, 이 레지스트를 마스크로서 Cu, A1, Au, Cr 등의 스퍼터링을 행함으로써 전극 패드(29)를 형성할 수 있다. 또는, 스퍼터링에 대신하여, 도금을 행해도 좋다.
이상의 공정에 의해, 본 장치(10)를 구성하는 각 구조체(20a, 20b, 20c)가 제조된다. 또한, 도 4a의 예에서는 최하단의 구조체(20a)가 나타나 있지만, 다른 구조체(20b, 20c)에 대해서도, 도 2a∼도 4a의 공정에 의해 마찬가지로 제조할 수 있다. 단, 구조체(20b, 20c)에 대해서는, 도 2d의 공정에서 비어 홀(VH)을 형성하는 위치가 다른 점에서 최하단의 구조체(20a)와 상위하다.
다음 공정에서는(도 4b 참조), 앞의 공정에서 형성된 구조체(20a)의 하측의 전극 패드(29)에 금속 범프(30a)를 접합한다. 도시되지는 않았지만, 다른 구조체(20b, 20c)에 대해서도 마찬가지로 금속 범프(30b, 30c)를 접합한다. 이 경우, 최하단의 구조체(20a)에 관련되는 금속 범프(30a)에 대해서는, 상술한 바와 같이 반드시 형성할 필요는 없다.
금속 범프(30a, 30b, 30c)의 재료로서는, 땜납이나, Au, Ag, In 등이 이용되지만, 예를 들면 In을 이용한 경우에는, 그 융점이 다른 금속과 비교하여 상당히 낮기 때문에, 범프 접합 시에 내부의 수지층(이 경우, 절연성 수지층(26))에 주는 열적 영향을 억제할 수 있는 장점이 있다.
마지막 공정에서는(도 4c 참조), 금속 범프(30a, 30b, 30c)가 각각 접합된 각 구조체(20a, 20b, 20c)를 적층하고, 열압착 등에 의해 금속 범프(30b, 30c)를 통해서 서로 전기적으로 접속한다. 또한, 최하단의 구조체(20a)의 금속 범프(30a)는 외부 접속 단자로서 이용된다.
또한, 적층된 각 구조체(20a, 20b, 20c)간의 틈에 각각 언더필로서 절연성 수지를 충전하고(절연성 수지층(31)), 본 실시형태의 반도체 장치(10)(도 1)를 얻는다.
이상 설명한 바와 같이, 본 실시형태 에 관한 반도체 장치(10)(도 1) 및 그 제조 방법(도 2∼도 4)에 의하면, 각 실리콘 기판(21a, 22a)을 각각 디바이스 패턴(도체층(23, 24))이 형성되어 있는 측의 면을 대향시켜 금속 범프(25)에 의해 접합하고, 그 사이에 절연성 수지(완충층; 26)를 충전한 것을 제조한 후, 각 실리 콘 기판(21a, 22a)이 노출되어 있는 측의 면을 각각 연마하여 각 기판의 두께를 얇게 하고 있으므로(실리콘 기판(21, 22)), 최종적으로 제조되는 3차원 실장 형태의 반도체 장치(10) 전체로서 박형화를 도모할 수 있다.
또한, 각 실리콘 기판(21a, 22a)이 대향하는 도체층(23, 24)간에 완충층(26)이 개재하고 있으므로, 각 기판의 연마 시에 발생하는 기계적 충격을 완충층(26)으로 유효하게 흡수하여 완화시킬 수 있다. 이것은 실리콘 기판(21, 22)의 내크랙성의 향상에 기여하는 것이다. 즉, 실리콘 기판의 박형화를 현상 기술의 한계에 가까운 레벨까지 간 경우에도, 종래 기술에서와 같은 크랙의 발생, 기판의 파손이라는 불편을 해소할 수 있다.
또한, 2매의 실리콘 기판(21a, 22a)을 각각의 디바이스 패턴(도체층(23, 24))이 형성되어 있는 측의 면을 대향시켜 거울과 같이 대칭적으로 접합시킨 것을 연마의 대상으로 하고 있으므로, 종래 기술에서와 같은, 표면과 이면에서 발생하는 응력의 차에 기인하는 실리콘 기판의 휘어짐이라는 불편을 해소할 수 있다.
또한, 각 실리콘 기판(21, 22)의 두께를 3μm∼20μm 정도로 얇게 하고 있으므로, 그 박화된 실리콘 기판에 대한 비어 홀(VH)의 형성이 쉽게 행해진다(도 2c, 2d).
상술한 실시형태에서는, 도 3c의 공정에서 무전해 도금 및 전해 도금에 의해 Ni/Au/Cu의 도체층(CL)을 형성하는 경우에 대해서 설명했지만, 도체층(CL)의 형성 방법은 이것에 한정되지 않는 것은 물론이다. 예를 들면, 무전해 도금에 대신하여, 스퍼터링에 의해 필요한 성막을 행해도 좋다.
구체적인 예로서는, 비어 홀(VH)의 내면 및 노출된 금속 범프(25)의 표면을 포함하여 각 절연막(27)의 전면에, 예를 들면 Cr을 스퍼터링에 의해 퇴적시키고, 그 위에 Cu를 스퍼터링에 의해 더 퇴적시켜 2층 구조의 금속 박막을 형성하고, 이 금속 박막을 급전층으로서 전해 도금에 의해 전면에 Cu의 금속층을 형성함으로써, Cr/Cu의 도체층을 형성할 수 있다. 이 경우, 금속 박막의 하층 부분의 Cr층은 상기의 도체층(CL)에 있어서의 Ni층과 마찬가지로, 하지의 절연막(27)과의 밀착성을 높이기 위한 것이다.
또한, 상술한 실시형태에서는, 각 구조체(20a, 20b, 20c)의 금속 범프(25)의 위치 및 전극 패드(29)의 위치를 정렬하여 3단으로 적층한 경우를 예로서 설명했지만, 각 금속 범프(25)의 위치나 각 전극 패드(29)의 위치(즉, 금속 범프(30a, 30b, 30c)의 위치)를 반드시 정렬할 필요가 없는 것은 물론이며, 적층되는 단수가 3단 으로 한정되지 않는 것도 물론이다.
또한, 이러한 구조체를 반드시 다단으로 적층할 필요는 없고, 요구되는 조건에 의해서는 1단이어도 좋다. 그 일례를 도 5에 나타낸다.
도 5는 본 발명의 다른 실시형태에 관한 반도체 장치의 단면적인 구성을 모식적으로 나타낸 것이다.
본 실시형태에 관한 반도체 장치(40)는 상술한 실시형태(도 1∼도 4)에 관한 반도체 장치(10)와 비교하여, 구조체(도 4c에 도시된 각 구조체(20a, 20b, 20c)에 상당하는 것)가 다단으로 적층되어 있지 않은 점, 후술하는 바와 같이 각 실리콘 기판(42a, 42b)을 양면으로부터 연마할 때에, 한쪽의 실리콘 기판만을 소정의 두께(Tl)로 박화하고, 다른 쪽의 실리콘 기판에 대해서는 그 두께를 얇게 하지 않고 어느 정도의 두께(T2)를 남기도록 한 점에서 상위하다. 다른 구성에 대해서는, 기본적으로는 도 1에 도시된 최상단의 구조체(20c)와 동일하므로 그 설명은 생략한다.
이하, 본 실시형태에 관한 반도체 장치(40)를 제조하는 방법에 대해서, 그 제조 공정을 순서대로 도시한 도 6 및 도 7을 참조하면서 설명한다.
먼저 최초의 공정에서는(도 6a 참조), 상술한 도 2a 및 2b의 공정에서 행한 처리와 마찬가지로, 2매의 실리콘 기판(41a, 42a)을, 각각 도체층(디바이스 패턴; 43, 44)이 형성되어 있는 측의 면을 대향시켜 금속 범프(45)에 의해 접합하고, 그 사이에 완충층으로서의 절연성 수지(46)를 충전한다.
다음 공정에서는(도 6b 참조), 앞의 공정에서 얻어진 구조체의 양면(각 실리콘 기판(41a, 42a)이 노출되어 있는 측의 면)을 백그라인드법 등에 의해 각각 연마하여, 한쪽의 실리콘 기판(41a)만을 소정의 두께(Tl)(3μm∼20μm 정도)로 박화하여 실리콘 기판(41)으로 하고, 다른 쪽의 실리콘 기판(42a)에 대해서는 연마량을 상대적으로 적게 하여 어느 정도의 두께(T2)(100μm∼300μm 정도)를 남기도록 하여 실리콘 기판(42)으로 한다. 또한, 도면 중 파선으로 도시된 부분은 연마에 의해 제거된 부분을 나타내고 있다.
다음 공정에서는(도 6c 참조), 앞의 공정에서 박화된 한쪽의 실리콘 기판(41)의 필요한 장소에 금속 범프(45)에 도달하는 비어 홀(VH)을 형성한다. 이 비어 홀(VH)은 상술한 도 2d의 공정에서 행한 처리와 마찬가지로, 레이저 등에 의 한 천공 처리, 플라즈마 에처 등에 의한 에칭 처리 등에 의해 형성할 수 있다.
다음 공정에서는(도 6d 참조), 상술한 도 3a 및 3b의 공정에서 행한 처리와 마찬가지로, 예를 들면 CVD법에 의해 비어 홀(VH)의 내면을 포함하여 각 실리콘 기판(41, 42)의 표면에 실리콘 산화막 등의 절연막(47)을 형성한다. 또한, 레이저나 플라즈마 에처 등에 의해 비어 홀(VH) 내에 형성된 절연막(47)의, 금속 범프(45)에 접촉되어 있는 부분의 적어도 일부를 개구한다(개구부(OP)). 이것에 의해서, 금속 범프(45)의 일부가 노출된다.
다음 공정에서는(도 7a 참조), 상술한 도 3c 및 3d의 공정에서 행한 처리와 마찬가지로, 예를 들면 도금에 의해 한쪽의 실리콘 기판(41)에 형성된 비어 홀(VH)(그 내부에 형성된 절연막(47)의 일부가 개구(개구부(OP))된 것)을 매립하도록 하여 도체층을 형성하고, 기계 연마 등에 의해 비어 홀(VH) 이외의 부분에 형성된 불필요한 도체층을 제거하여 비어 홀(VH)에 매립된 도체(48)을 형성한다.
다음 공정에서는(도 7b 참조), 한쪽의 실리콘 기판(41) 상의 절연막(47) 상에, 비어 홀(VH) 내에 매립된 도체(48)에 전기적으로 접속되도록 필요한 형상의 전극 패드(49)를 형성한다. 전극 패드(49)는 상술한 도 4a의 공정에서 행한 처리와 마찬가지로, 스퍼터링이나 도금 등에 의해 형성할 수 있다.
마지막 공정에서는(도 7c 참조), 앞의 공정에서 형성된 전극 패드(49)에 외부 접속 단자로서의 금속 범프(50)를 접합한다. 이것에 의해서, 본 실시형태의 반도체 장치(40)(도 5)를 얻게 된다.
도 5∼도 7에 도시된 실시형태에 있어서도, 상술한 실시형태(도 1∼도 4)의 경우와 마찬가지로, 2매의 실리콘 기판(41a, 42a)을 각각의 디바이스 패턴(도체층(43, 44))이 형성되어 있는 측의 면을 대향시켜 금속 범프(45)에 의해 접합하고, 그 사이에 절연성 수지(완충층; 46)를 충전한 것을 제조한 후, 각 실리콘 기판(41a, 42a)이 노출되어 있는 측의 면을 각각 연마하여 얇게 하고 있으므로(실리콘 기판(41, 42)), 최종적으로 제조되는 반도체 장치(40) 전체로서 박형화를 도모할 수 있다.
또한, 절연성 수지(완충층; 46)의 존재에 의해, 각 기판(41a, 42a)의 연마 시에 발생하는 기계적 충격을 완충층(46)에서 유효하게 흡수하여 완화시킬 수 있고, 실리콘 기판(41, 42)의 크랙의 발생 등의 불편을 해소할 수 있다. 또한, 2매의 실리콘 기판(41a, 42a)을 각각의 디바이스 패턴(43, 44)이 형성되어 있는 측의 면을 대향시켜 거울과 같이 대칭적으로 접합한 것을 연마의 대상으로 하고 있으므로, 양면에서 발생하는 응력의 차에 기인하는 실리콘 기판의 휘어짐이라는 불편을 해소할 수 있다. 마찬가지로, 실리콘 기판(41)의 두께를 3μm∼20μm 정도로 얇게 하고 있으므로, 비어 홀(VH)의 형성이 쉽게 행해진다(도 6b, 6c).
이상 설명한 바와 같이 본 발명에 의하면, 미리 2매의 반도체 기판을 각각 디바이스 패턴이 형성되어 있는 측의 면을 대향시켜 금속 범프를 통해서 접합시킨 것(2매의 스택 구조)을 준비해 둠으로써, 고밀도화 및 다핀화를 의도한 3차원 실장을 행함에 있어서, 박형화에 수반하여 발생하는 불편(반도체 기판의 파손, 크랙의 발생, 반도체 기판의 휘어짐 등)을 해소하는 것이 가능해진다.

Claims (9)

  1. 필요한 형상으로 패터닝된 도체층이 각각 한쪽의 면에만 형성된 2매의 반도체 기판을 각 도체층이 형성되어 있는 측의 면을 대향시켜 금속 범프에 의해 접합하는 공정과,
    상기 금속 범프에 의해 접합된 각 도체층 간의 틈에 절연성 수지를 충전하는 공정과,
    상기 각 반도체 기판이 노출되어 있는 측의 면을 각각 연마하여 소정의 두께로 박화(薄化)하는 공정과,
    상기 박화된 각 반도체 기판의 필요한 장소에 각각 상기 금속 범프에 도달하는 비어 홀을 형성하는 공정과,
    상기 형성된 비어 홀의 내면을 포함하여 상기 각 반도체 기판의 표면에 각각 절연막을 형성하는 공정과,
    상기 비어 홀 내에 형성된 각 절연막의 상기 금속 범프에 접촉되어 있는 부분의 적어도 일부를 개구(開口)하는 공정과,
    상기 비어 홀 내를 도체로 매립하고, 상기 각 절연막상에, 필요한 형상으로 패터닝되고, 또한 해당 도체에 전기적으로 접속된 전극 패드를 더 형성하는 공정과,
    이상의 공정에 의해 얻어진 구조체를, 필요한 개수만큼 상기 전극 패드를 통해서 서로 전기적으로 접속하여 다단으로 적층하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 구조체를 다단으로 적층하는 공정 후에, 최하단의 구조체가 노출되어 있는 측의 면에 형성된 상기 전극 패드에 외부 접속 단자로서의 금속 범프를 접합하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 구조체를 다단으로 적층하는 공정에서, 상측의 구조체와 하측의 구조체가 대향하고 있는 각각의 전극 패드를 서로 금속 범프에 의해 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 구조체를 다단으로 적층한 후, 적층된 각 구조체간의 틈에 절연성 수지를 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 2매의 반도체 기판의 한쪽의 면에 각각 형성된 도체층은 접합 시 대향 배치되었을 때에 서로 동일한 형상이 되도록 패터닝되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 각 반도체 기판을 소정의 두께로 박화하는 공정에서, 상기 소정의 두께를 3μm∼20μm의 범위에서 선정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 필요한 형상으로 패터닝된 도체층이 각각 한쪽의 면에만 형성된 2매의 반도체 기판을 각 도체층이 형성되어 있는 측의 면을 대향시켜 금속 범프에 의해 접합하는 공정과,
    상기 금속 범프에 의해 접합된 각 도체층간의 틈에 절연성 수지를 충전하는 공정과,
    상기 각 반도체 기판이 노출되어 있는 측의 면을 각각 연마하여, 한쪽의 반도체 기판만을 소정의 두께로 박화(薄化)하는 공정과,
    상기 박화된 한쪽의 반도체 기판의 필요한 장소에 상기 금속 범프에 도달하는 비어 홀을 형성하는 공정과,
    상기 형성된 비어 홀의 내면을 포함하여 상기 각 반도체 기판의 표면에 각각 절연막을 형성하는 공정과,
    상기 비어 홀 내에 형성된 절연막의 상기 금속 범프에 접촉되어 있는 부분의 적어도 일부를 개구(開口)하는 공정과,
    상기 비어 홀 내를 도체로 매립하고, 상기 한쪽의 반도체 기판 상의 절연막 상에, 필요한 형상으로 패터닝되고, 또한 해당 도체에 전기적으로 접속된 전극 패드를 더 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 전극 패드를 형성하는 공정 후에, 상기 전극 패드에 외부 접속 단자로서의 금속 범프를 접합하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1항 내지 제 8항 중 어느 한 항의 반도체 장치의 제조 방법에 의해 제조된 것을 특징으로 하는 반도체 장치.
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