JP2010157656A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2010157656A
JP2010157656A JP2009000070A JP2009000070A JP2010157656A JP 2010157656 A JP2010157656 A JP 2010157656A JP 2009000070 A JP2009000070 A JP 2009000070A JP 2009000070 A JP2009000070 A JP 2009000070A JP 2010157656 A JP2010157656 A JP 2010157656A
Authority
JP
Japan
Prior art keywords
solder
core
semiconductor chip
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009000070A
Other languages
English (en)
Other versions
JP5212118B2 (ja
Inventor
Hisafumi Tanie
尚史 谷江
Takeshi Itabashi
武之 板橋
Nobuhiko Chiwata
伸彦 千綿
Motoki Wakano
基樹 若野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proterial Ltd
Original Assignee
Hitachi Metals Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals Ltd filed Critical Hitachi Metals Ltd
Priority to JP2009000070A priority Critical patent/JP5212118B2/ja
Priority to US12/652,245 priority patent/US8368195B2/en
Publication of JP2010157656A publication Critical patent/JP2010157656A/ja
Application granted granted Critical
Publication of JP5212118B2 publication Critical patent/JP5212118B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/742—Apparatus for manufacturing bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03828—Applying flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Abstract

【課題】半導体チップを積層して搭載する半導体装置において、反りの大きい薄い半導体チップでも位置あわせが容易で組立精度が高く、信頼性の高い半導体装置を提供する。
【解決手段】テーパ部８を有する中空のシリコン貫通電極４を持つ半導体チップ１をはんだよりも高融点の材料のコア６を持つはんだボールを用いて溶融接続する際、積層する半導体チップ１に押付け荷重を与えながら昇温して半導体チップ１の反りを矯正して半導体チップ１間の接続を行い、押付け荷重によって電極４周辺に応力が発生することを防止する接続部には他の接続部よりも小径コア６を持つはんだボールを用いる。
【選択図】図１

Description

本発明は半導体装置の高密度実装技術に関するものである。
大型コンピュータ、パーソナルコンピュータ、携帯機器などの様々な情報機器は、年々高性能化や小型化が進んでいる。そのため、これらの機器に搭載される半導体素子や半導体チップが大きくなる一方で、これら半導体素子や半導体チップを実装するスペースは小さくなっている。そこで、限られたスペースに多くの半導体チップを搭載する高密度実装が市場から強く求められてきた。この要求を満たすために複数の半導体チップを積層して搭載する技術が開発され、チップ相互の接続にシリコン基板貫通電極を用いる実装方式が開発されている。
例えば、シリコン基板貫通電極として中空電極を用いて積層する技術が特許文献１特許文献２、特許文献３、特許文献４に開示されている。これらの積層された半導体チップ間の接続は、特許文献１では金属細線ワイヤ、特許文献２でははんだボール、特許文献３、特許文献４では金スタッドバンプが用いられている。また、シリコン基板貫通電極の接続以外の接続方式として、特許文献５で開示されるコア入りはんだボールによる接続も開発されている。
特開２０００−２６０９３３号公報 特開２００１−９４０４１号公報 特開２００５−３４０３８９号公報 特開２００７−５３１４９号公報 特開２００７−３０５７７４号公報
半導体チップを積層して搭載する半導体装置では、実装密度を向上するために半導体チップの薄型化や微細化が進んでいる。ところが、半導体チップの薄型化が進みチップの厚さが例えば１００μｍ以下になると積層前の半導体チップの反りが大きくなる。そのため、複数の半導体チップを積層する場合には組立精度が低下して、組立初期の接続不良の発生や、使用環境中の接続信頼性低下が懸念される。また、半導体チップの微細化が進み、１〜１０ｍｍ角程度の半導体チップを用いる場合には組立時の半導体チップ相互の位置決めが困難となる。
前述した従来技術では、反りを矯正するために押付け荷重を与えながら昇温するとき、コアの無いはんだボールを用いると溶融したはんだが押付け荷重によって潰されるので接続高さの制御が困難であるだけでなく、半導体装置の中で温度分布がある場合には各接続部のはんだの溶融時間が異なってくるため半導体チップに傾きが発生する。
本発明はこれらの課題を解決し、薄く反りが大きい小さな半導体チップであっても半導体チップ間の接続高さの制御およびチップ面方向の位置あわせが容易で、組立精度が高く、信頼性の高い半導体装置を提供するものである。
本発明は上記課題を解決するために、基板貫通電極と外部接続電極を有する複数の電極を備えた半導体チップを複数枚積層し、各半導体チップに設けられた前記電極をはんだで接続して接続部を形成し、半導体チップ間を電気的に導通する半導体装置において、互いに接続される前記半導体チップの前記接続部の少なくとも１方の基板貫通電極の表面に凹部を設け、前記はんだ内部に前記はんだ溶融時に前記凹部と係合し半導体チップ間の位置決めを行うはんだより高融点の材料からなるコアを備えたことを特徴とする。
また、基板貫通電極が中空部を有する中空貫通電極であることを特徴とする。
また、コアが球形状の導電体または絶縁体から形成されても良い。
また、凹部が前記基板貫通電極と同軸上に形成されたテーパ部からなることを特徴とする。
また、コアは大径コアと小径コアの２種類のコアを有することを特徴とする。
また、電源供給に用いられる接続部に大径コアが配置され、信号送受信に用いられる配線部に小径コアが配置されることを特徴とする。
さらに、基板貫通電極と外部接続電極を有する複数の電極を備えた半導体チップを複数枚積層し、各半導体チップに設けられた前記電極をはんだで接続して接続部を形成し半導体チップ間を電気的に導通し、互いに接続される前記半導体チップの接続部の少なくとも１方の基板貫通電極の表面に凹部を設け、前記はんだの内部に前記はんだ溶融時に前記凹部と係合し半導体チップ間の位置決めを行うはんだより高融点の材料からなるコアを備えるとともに、前記コアが球形状で大径コアと小径コアの２種類のコアを有する半導体装置の製造方法において、
半導体チップの上に接着剤塗布用のマスクを配置して前記電極上のはんだボール配置箇所に接着剤を塗布し、
前記大径コアと小径コアを備えた２種類のはんだボールのいずれか一方のはんだボール配置箇所に穴を持ち、他方のはんだボール配置箇所の接着剤に触れず、かつ前記はんだボールの直径以上かつ２倍未満の厚さを持つマスクを配置して一方のはんだボールを前記半導体チップ上に配置し、
全てのはんだボール配置箇所に穴を持ち、かつはんだボールの直径以上で２倍未満の厚さを持つマスクを用いて他方のはんだボールを半導体チップ上に配置して、１枚の半導体チップ上に大径コアと小径コアを有するはんだボールを配置し、はんだを溶融して各半導体チップを接続することを特徴とする。接着剤はフラックスまたははんだペーストから選択される。
さらに、基板貫通電極と外部接続電極を有する複数の電極を備えた半導体チップを複数枚積層し、各半導体チップに設けられた前記電極をはんだで接続して接続部を形成し半導体チップ間を電気的に導通し、互いに接続される前記半導体チップの接続部の少なくとも１方の基板貫通電極の表面に凹部を設けると共に、前記はんだ内部にはんだより高融点の材料からなるコアを備えるとともに、前記コアが球形状で大径コアと小径コアの２種類のコアを有する半導体装置の製造方法において、
接合する２枚の半導体チップの一方の半導体チップの前記電極上のはんだボール配置箇所に大径コアと小径コアの２種類のコアを備えたはんだボールのいずれか一方のはんだボールを配置し、
他方の半導体チップのはんだボール配置箇所に他方のはんだボールを配置し、
それぞれの半導体チップのコア入りはんだボールが配置されている面同士を押圧加熱してはんだ溶融により接合を行うことを特徴とする。前記半導体チップはウェハ状であってもよい。
本発明は、凹部の有る中空の基板貫通電極を持つ半導体チップと、はんだより高融点の材料からなるコアを持つはんだボールを用いることで、はんだボールおよびコアの位置が凹部で決められるので接続時の半導体チップ間の接続高さの制御および半導体チップ面方向の位置あわせが容易となる。
また、はんだよりも高融点の材料からなるコアにより、はんだ溶融温度以上になってもコア形状が保持され半導体チップ接続高さの制御や傾きの防止が可能であり、押付け荷重を固体コアで支えるため相対的に大きな荷重を与えることにより反りの大きい半導体チップの接合が可能となる。
以下に本発明の実施例を図面に基づいて説明する。
以下、本発明の実施例１について図１の模式図を用いて説明する。図１（ａ）に本発明を備えた半導体装置の平面模式図を示す。それぞれの半導体チップを接続する接続部９ａ、９ｂ、１０ａ〜１０ｃは、半導体チップ長手方向、短手方向共に５列づつ配置されている。図１（ｂ）に図１（ａ）のＡ−Ａ断面模式図を示す。
〔半導体装置の構成〕
本半導体装置は、４枚のシリコン半導体チップ１ａ〜１ｄを積層して構成される。各半導体チップ１ａ〜１ｄは、シリコン基板１の下側表面にデバイス・配線層２を設け、その表面には外部と導通するＡｌからなる外部接続電極３が設けられている。また、最上段に配置される半導体チップ１ａ以外の半導体チップ１ｂ〜１ｄにはシリコン貫通電極４が設けられている。シリコン貫通電極４は、シリコン基板１を貫通する貫通孔５の表面に絶縁層を介してＡｕめっきを施して構成されており、外部接続電極３と導通している。上記シリコン基板に替えて、ゲルマニウム、ガリウム砒素、炭化珪素等を基板材料として用いても良い。
シリコン貫通電極４の上部近傍には貫通孔５と同軸上に円錐状のテーパ部８が設けられており、シリコン貫通電極４の中央部は中空となっている。各半導体チップ間は、上部に位置する半導体チップの外部接続電極３と、下部に位置する半導体チップのシリコン貫通電極４のテーパ部８の間にほぼ球形状のコア６を配置し、コア６と外部接続電極３の間およびコア６とシリコン貫通電極４の間をはんだ７で金属接合し接続部を形成して導通される。コア６は完全な球体である必要は無く、半導体チップ間の接続高さの許容範囲内で凹凸があってもよく、多面体や回転楕円体であっても良い。
実施例１では、コア６の材料にはんだ７よりも融点の大きいＣｕを用い、はんだ７の材料にＳｇ−Ａｇ−Ｃｕの合金を用いてＰｂフリー化を実現している。
なお、図１（ｂ）において、左右端部の接続部９ａ、９ｂは全ての半導体チップ１ａ〜１ｄと導通しているのに対して、中央部の３つの接続部１０ａ〜１０ｃは特定の半導体チップの間のみを接続している。電源供給を行なう回路の接続には全ての半導体チップ１ａ〜１ｄと導通する接続部９ａ、９ｂを用いることができ、特定の半導体チップのみと信号を送受信する回路には特定の半導体チップの間のみ導通する接続部１０ａ〜１０ｃを用いることができる。
実施例１では、シリコン貫通電極４を形成する際にシリコン基板１を貫通する貫通孔５の中央部をＡｕで充填せずに中空としている。そのため、使用するＡｕの材料費が節約できると共にめっきに必要な時間を短縮できるので低コストとなる。
また、貫通孔５の中央部のテーパ部８にコア６を配置することで、はんだを溶融して半導体チップを積層するときの位置あわせが容易になると共に、コア６の大きさによって接続部の高さを制御して寸法精度良く積層し、半導体チップの間の空間を適切に確保できるので、半導体チップの間にアンダーフィル樹脂などを充填することも容易となる。さらに、外部接続電極３、コア６、シリコン貫通電極４がはんだ７によって強固に金属接合されていることから、長期信頼性を確保できるという特徴を持つ。
実施例１では、コアの材料にはんだよりも熱伝導率や電気伝導率の大きいＣｕを用いることで、接続部の熱抵抗や電気抵抗を低減できる。また、シリコンとの熱膨張差を低減したいときには、Ｃｕに替えてＷやＭｏなどの金属を用いることもできる。なお、コア材料は絶縁体であってもよくある程度の弾力性を持つものでも良い。従ってプラスチック等を用いることができる。
〔半導体装置の製造方法〕
次に、図２を用いて実施例１の半導体装置の製造方法を説明する。始めに、図２（ａ）に示す様にシリコン基板１の下側表面にデバイス・配線層２を持ち、その表面の一部に外部接続電極３を持つ半導体チップ１ｃを用意する。
次に、図２（ｂ）に示す様に、シリコン基板１に貫通孔５を設けてその表面にめっきを施し、半導体チップ１ｃの上下面の導通を行うシリコン貫通電極４を設ける。シリコン貫通電極４の製造方法として、例えば特許文献５に開示された技術を用いることができる。
次に、図２（ｃ）に示す様に、外部接続電極３の表面にフラックス２１を塗布し、さらにその表面に内部にコア６を持つはんだボール３１を配置する。このとき、はんだボール３１はフラックス２１の粘性によって外部接続電極３に接着されている。なお、実施例１では外部接続電極３とはんだボール３１の固定にフラックス２１を用いたが、ペースト状のはんだ材料などを用いることもできる。ただし、その場合ペーストに含まれるはんだの量だけ接続部のはんだ量が増加することに注意が必要である。
次に、図２（ｄ）に示す様に、２枚の半導体チップ１ｃ、１ｄを重ねて配置する。このとき、上部に配置される半導体チップ１ｃのはんだボール３１を下部に配置される半導体チップ１ｄのシリコン貫通電極４のテーパ部８に配置する。テーパ部８によりはんだボール３１はシリコン貫通電極４の中央部に自動的に配置される。なお、半導体チップ１ｃのはんだボール３１は外部接続電極３と完全に固着しておらずフラックス２１の粘性で仮止めされているだけであるので、位置あわせのための半導体チップ面方向の移動は容易である。
次に、図２（ｅ）に示す様に、台座２３の上に積層された半導体チップ１ｃ、１ｄを配置して、上部から押圧加熱治具２２で押付け荷重を与えながらはんだ７の融点以上まで昇温する。半導体チップ１ｃ、１ｄが薄い場合には半導体チップの反りが大きくなるが、押圧加熱治具２２で押し付けることにより接合時には反りが矯正されるので、反りによる接合不良を防止することができる。また、はんだ７の溶融温度以上まで昇温してもコア６は溶融せずに押付け荷重を支えるので、押付け荷重によって接続部が潰れることを防止し半導体チップ間の接続高さを制御することができる。さらに、昇温時に半導体チップ１ｃ、１ｄの内部に温度分布が生じて、接続部によってはんだ７が溶融する時間に差が生じた場合であっても、コア６によって半導体チップの傾きを防止し、半導体チップ間に一定の間隔を確保できる。
上記の方法で２段の半導体チップが積層でき、さらに上記の方法を繰り返し実施することで３段以上の多層積層を行なうこともできる。なお、本実施例では１段毎に積層を行なうが、全段の半導体チップ１ａ〜１ｄを一括して積層することもできる。また、実施例１では半導体チップを積層しているが、半導体をチップ形状に切り出す前のウェハ状態のまま積層することもできる。ただし、これらの場合には積層される全ての接続部のはんだ接続が適切に行なえる様に温度管理などを行なう必要がある。
〔半導体装置の構成〕
図３に本発明の実施例２の半導体装置の模式図を示す。実施例１との相違点は、接続部９ａ、９ｂに用いるコア６ｂと比較して、接続部１０ａ、１０ｂ、１０ｃに用いるコア６ａの直径が小さい点である。接続部１０ａ、１０ｂ、１０ｃに用いるコア６ａの直径が小さいと、コア６ａと外部接続電極３や、コア６とシリコン貫通電極４の間のはんだ７の厚みが大きくなる。はんだは、コア６の材料であるＣｕよりも柔らかい上に、接合時には液状となる。そのため、接合時に加えられる押付け荷重は主に大きいコア６ｂを用いる接続部９ａ、９ｂで支えられる。コア径は少なくとも２種類必要であるが、電極形状等によっては３種類以上用いてもよい。
その結果、接続部９ａ、９ｂでは外部電極３やシリコン貫通電極４の周辺に比較的大きな応力が発生するのに対して、接続部１０ａ、１０ｂ、１０ｃの周辺に発生する応力は小さくなる。したがって、接続部９ａ、９ｂに大電流に対応するために配線幅が太い電源配線などを配置して、接続部１０ａ、１０ｂ、１０ｃに微細な配線を用いる信号配線を配置すると、微細な信号配線の断線を防止できる。
図４に、組立前のコア６ｂとはんだ７ｂで構成されるはんだボール３１と、コア６ａとはんだ７ａで構成されるはんだボール３２の模式図を示す。内部に配置するコアの大きさは異なるが、接続部を形成するためにはんだの厚みを変更することではんだボール３１、３２の外形はほぼ同じとする。なお、１つの半導体装置には多くの接続部があり、これらに使用されるコアの大きさは製造誤差によってばらつく。従って１つの半導体装置に用いられるコアの直径は図４（ｃ）に示す様に２つのピークを持って分布する。
図５は、コアを有するはんだボールの熱抵抗を示す模式図である。はんだ内部のコアの大きさを変更したときの効果を検討するため、コアの大きさと接続部の熱抵抗の関係を有限要素解析で評価した。解析は、図５（ａ）に示すＣｕ製のコア５２の上下に厚さ１０ｕｍのＣｕ製の電極を設け、電極間をはんだで接続した形状を対象として、２次元軸対称モデルを用いて実施した。電極間の間隔（接続高さ）を６０μｍとしてコアの大きさを０〜６０μｍの間で変化させ、上下に一定の熱流束を与えたときに上下の電極に生じる温度差を基に熱抵抗を求めた。図５（ｂ）は解析に用いた有限要素モデル、図５（ｃ）に解析結果を示す。図５（ｃ）において、横軸はコアの直径と接続高さの比であり、左縦軸はコアが最大のときの熱抵抗を基に無次元化した熱抵抗の逆数、右横軸はコア６ａをコア６ｂよりも小さくした時の許容寸法誤差を示す。
すなわち、左縦軸が上になるほど熱抵抗が小さく放熱に有利で、右縦軸が上になるほど許容寸法誤差が大きく製造に有利なことを示す。グラフにおいて、コア直径が増大する程熱抵抗の逆数（熱伝導性）が増大するのに対して許容寸法誤差は減少し、両者はトレードオフの関係となる。したがって、コアの大きさを定めるときは、このグラフに基づいて許容できる熱抵抗の上昇と、製造可能な寸法誤差が両立できる範囲で定めれば良い。一方、コアが樹脂の場合は金属コアと反対にコア直径が大きいほど熱抵抗が増大する。
次に実施例２の半導体装置の製造方法について説明する。実施例２の半導体装置の製造方法は図２に示した実施例１と異なり、２種類の直径のコアを持つはんだボールを配置する。以下に実施例２の二つの製造方法を示す。
〔第１の半導体装置製造方法〕
図６Ａ、図６Ｂを用いて、第１の製造方法を説明する。はじめに、図６Ａ（ａ）に示す様にシリコン貫通電極４を持つ半導体チップ１ｂを用意する。次に、図６Ａ（ｂ）に示す様に半導体チップ１ｂの上にはんだボールを配置する箇所に穴を開けたフラックス用マスク６１を置き、図６Ａ（ｃ）に示す様にフラックス用マスク６１を用いてフラックス２１を半導体チップ１ｂ上に塗布し、図６Ａ（ｄ）に示す様にフラックス用マスク６１を取り除く。
次に、図６Ａ（ｅ）に示す様に半導体チップ１ｂの上に大径コアを持つはんだボール３１を配置する箇所に穴を開けて、かつはんだボール３２を配置する箇所に塗布されたフラックス２１の表面に触れないはんだボール用マスク６２を置き、図６Ａ（ｆ）に示す様にはんだボール用マスク６２上に複数配置したはんだボール３１を治具６３ではんだボール用マスク６２上を移動させると、はんだボール用マスク６２のそれぞれの穴にはんだボール３１が配置される。このとき、はんだボール用マスク６２の厚みをはんだボール３１の直径よりも大きく、直径の２倍未満とすることで、１つの穴に複数のはんだボール３１が入ることを防止できる。次に、余ったはんだボール３１と治具６３を半導体チップ１ｂの上から取り除くと、図６Ｂ（ｇ）に示す様にそれぞれの穴に１つずつはんだボール３１を配置することができる。
その後、図６Ｂ（ｈ）に示す様にはんだボール用マスク６２を取り除く。このとき、はんだボール３１はフラックス２１の粘性で外部電極上に接着されているので、はんだボール用マスク６２を取り除いてもはんだボール３１の場所が大きく移動することは無い。
次に、図６Ｂ（ｉ）に示す様に半導体チップ１ｂの上にはんだボール３１と小径コアを持つはんだボール３２を配置する箇所に穴を開けたはんだボール用マスク６３を置き、図６Ａ（ｆ）と同様の方法ではんだボール３２を図６Ｂ（ｊ）の様に空いている穴に配置する。このとき、はんだボール３１を配置する位置には既にはんだボール３１が配置されているので、穴の中のはんだボール３１がはんだボール３２と入れ替わることは無い。
最後にはんだボール用マスク６３を取り除くと、図６Ｂ（ｌ）に示す様に１つの半導体チップ上に異なるコア径を持つはんだボール３１、３２を配置することができる。以下の製造方法は実施例１と同様である。
〔第２の半導体装置製造方法〕
次に、図７〜９を用いて第２の製造方法を説明する。はじめに、図７（ａ）に示す様に積層時に上段となる半導体チップ１ｂを用意する。次に、図７（ｂ）に示す様に半導体チップ１ｂ上にはんだボール３１を配置する箇所に穴を開けたフラックス用マスク７１を置き、図７（ｃ）に示す様にフラックス２１を塗布して、図７（ｄ）に示す様にフラックス用マスク７１を取り除く。
次に、図７（ｅ）に示す様に半導体チップ１ｂ上に大径コアを有するはんだボール３１を配置する箇所に穴を開けたはんだボール用マスク７２を置き、図７（ｆ）に示す様に穴にはんだボール３１を配置して、図７（ｇ）に示す様にはんだボール用マスク７２を取り除く。
次に、図８に示す様に、積層時に下段となる半導体チップ１ｃを用意して、図７と同様の方法で穴の位置のみ異なるフラックス用マスク８１、はんだボール用マスク８２を用いて半導体チップ１ｃ上に小径コアを有するはんだボール３２を配置する。
ただし、フラックス２１やはんだボール３２はシリコン貫通電極４のテーパ部に配置するため、沈み込みを考慮してフラックス用マスク８１やはんだボール用マスク８２の厚みはフラックス用マスク７１やはんだボール用マスク７２とは変更する必要がある。
最後に図９に示す様に、デバイス面側にはんだボール３１を配置した半導体チップ１ｂと貫通電極側にはんだボール３２を配置した半導体チップ１ｃを積層すると、２種類のはんだボールを用いた積層が可能となる。
図６に示した第１の製造方法と、図７〜９に示した第２の製造方法の違いを以下に説明する。第１の製造方法では、１つの半導体チップ上に２種類以上のはんだボールを配置することができ、また積層時に上下の半導体チップの一方を上下反転させる工程の必要がない。その一方で、用いるマスク形状が複雑になるため第２の製造方法よりもマスク製作コストが上昇する課題がある。これらの違いに従って製造する製品に応じ製造方法を使い分けることができる。
図１０に実施例３の半導体装置の模式図を示す。実施例１、２との相違点は、半導体チップ１ｂ’、１ｃ’、１ｄ’に存在する基板貫通電極１０２がシリコン基板だけでなく半導体チップ全部を貫通しており、基板貫通電極１０２のデバイス・配線層の側にもテーパ部１０１が設けられている。また、コア６ｄの上下にテーパ部があるために、同じ接続高さを得るにはコア６ｄの直径はコア６ｃよりも大きくなる。
実施例３の様に、コアの上下の電極にテーパ部を設けることで、組立時の位置あわせがより容易で確実になると共に、接続部にせん断荷重が生じた場合の耐荷重が大きくなって信頼性が向上する。すなわち、実施例１、２では各半導体チップの外部接続電極３にはんだ薄層を介して剛性の大きいコアが配置されており、はんだ薄層でせん断荷重を受けるためにはんだ薄層の破壊が起こり易い。一方、実施例３の様にコア上下の電極にテーパ部を設ければせん断荷重はコアおよび貫通電極で支持され、せん断荷重をはんだ層のみで受ける箇所がなくなるためにせん断強度が向上する。
実施例３では、図１１に示す様に、上下にテーパ部を持つ接続部に用いられるはんだボール３３のコア６ｄの直径が片側だけにテーパ部を持つ接続部に用いられるはんだボール３４のコア６ｃよりも大きいだけでなく、はんだボール３３、３４の外径の大きさも異なるが、本実施例の半導体装置も実施例２の製造方法と同様の方法で製造することが可能である。
以上、本発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明の実施例１の半導体装置を示す模式図である。 本発明の実施例１の半導体装置の製造方法を示す模式図である。 本発明の実施例２の半導体装置を示す模式図である。 本発明の実施例２のはんだボールの模式図である。 本発明のはんだボールの熱抵抗を示す模式図である。 本発明の実施例２の半導体装置の第１の製造方法の工程（ａ）〜（ｆ）を示す模式図である。 本発明の実施例２の半導体装置の第１の製造方法の工程（ｇ）〜（ｌ）を示す模式図である。 本発明の実施例２の半導体装置の第２の製造方法を示す第１の模式図である。 本発明の実施例２の半導体装置の第２の製造方法を示す第２の模式図である。 本発明の実施例２の半導体装置の第２の製造方法を示す第３の模式図である。 本発明の実施例３の半導体装置を示す模式図である。 本発明の実施例３のはんだボールを示す模式図である。
１ａ、１ｂ、１ｃ、１ｄ、１ｂ’、１ｃ’、１ｄ’…半導体チップ
２…デバイス・配線層
３…外部接続電極
４、１０２…シリコン貫通電極
５…貫通孔
６、６ａ、６ｂ、６ｃ、６ｄ…コア
７、７ａ、７ｂ、７ｃ、７ｄ…はんだ
８、１０１…テーパ部
２１…フラックス
３１、３２、３３、３４…はんだボール
６１、７１、８１…フラックス用マスク
６２、６３、７２、８２…はんだボール用マスク

Claims (12)

  1. 基板貫通電極と外部接続電極を有する複数の電極を備えた半導体チップを複数枚積層し、各半導体チップに設けられた前記電極をはんだで接続して接続部を形成し、半導体チップ間を電気的に導通する半導体装置において、
    互いに接続される前記半導体チップの前記接続部の少なくとも１方の基板貫通電極の表面に凹部を設け、前記はんだ内部に前記はんだ溶融時に前記凹部と係合し半導体チップ間の位置決めを行うはんだより高融点の材料からなるコアを備えたことを特徴とする半導体装置。
  2. 請求項１に記載された半導体装置において、前記基板貫通電極が中空部を有する中空貫通電極であることを特徴とする半導体装置。
  3. 請求項１または２に記載された半導体装置において、前記コアが球形状の導電体からなることを特徴とする半導体装置。
  4. 請求項１または２に記載された半導体装置において、前記コアが球形状の絶縁体からなることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項に記載された半導体装置において、前記凹部が前記基板貫通電極と同軸上に形成されたテーパ部からなることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか１項に記載された半導体装置において、前記コアは大径コアと小径コアの２種類のコアを有することを特徴とする半導体装置。
  7. 請求項６に記載された半導体装置において、電源供給に用いられる接続部に大径コアが配置されることを特徴とする半導体装置。
  8. 請求項６に記載された半導体装置において、信号送受信に用いられる配線部に小径コアが配置されることを特徴とする半導体装置。
  9. 基板貫通電極と外部接続電極を有する複数の電極を備えた半導体チップを複数枚積層し、各半導体チップに設けられた前記電極をはんだで接続して接続部を形成し半導体チップ間を電気的に導通し、互いに接続される前記半導体チップの接続部の少なくとも１方の基板貫通電極の表面に凹部を設け、前記はんだの内部に前記はんだ溶融時に前記凹部と係合し半導体チップ間の位置決めを行うはんだより高融点の材料からなるコアを備えるとともに、前記コアが球形状で大径コアと小径コアの２種類のコアを有する半導体装置の製造方法において、
    半導体チップの上に接着剤塗布用のマスクを配置して前記電極上のはんだボール配置箇所に接着剤を塗布し、
    前記大径コアと小径コアを備えた２種類のはんだボールのいずれか一方のはんだボール配置箇所に穴を持ち、他方のはんだボール配置箇所の接着剤に触れず、かつ前記はんだボールの直径以上かつ２倍未満の厚さを持つマスクを配置して一方のはんだボールを前記半導体チップ上に配置し、
    全てのはんだボール配置箇所に穴を持ち、かつはんだボールの直径以上で２倍未満の厚さを持つマスクを用いて他方のはんだボールを半導体チップ上に配置して、１枚の半導体チップ上に大径コアと小径コアを有するはんだボールを配置し、はんだを溶融して各半導体チップを接続することを特徴とする半導体装置の製造方法。
  10. 請求項９に記載された半導体装置の製造方法において、前記接着剤はフラックスまたははんだペーストから選択されることを特徴とする半導体装置の製造方法。
  11. 基板貫通電極と外部接続電極を有する複数の電極を備えた半導体チップを複数枚積層し、各半導体チップに設けられた前記電極をはんだで接続して接続部を形成し半導体チップ間を電気的に導通し、互いに接続される前記半導体チップの接続部の少なくとも１方の基板貫通電極の表面に凹部を設けると共に、前記はんだ内部にはんだより高融点の材料からなるコアを備えるとともに、前記コアが球形状で大径コアと小径コアの２種類のコアを有する半導体装置の製造方法において、
    接合する２枚の半導体チップの一方の半導体チップの前記電極上のはんだボール配置箇所に大径コアと小径コアの２種類のコアを備えたはんだボールのいずれか一方のはんだボールを配置し、
    他方の半導体チップのはんだボール配置箇所に他方のはんだボールを配置し、
    それぞれの半導体チップのコア入りはんだボールが配置されている面同士を押圧加熱してはんだ溶融により接合を行うことを特徴とする半導体装置の製造方法。
  12. 請求項９乃至１１のいずれか１項に記載された半導体装置の製造方法において、前記半導体チップはウェハ状であることを特徴とする半導体装置の製造方法。
JP2009000070A 2009-01-05 2009-01-05 半導体装置およびその製造方法 Expired - Fee Related JP5212118B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009000070A JP5212118B2 (ja) 2009-01-05 2009-01-05 半導体装置およびその製造方法
US12/652,245 US8368195B2 (en) 2009-01-05 2010-01-05 Semiconductor device including arrangement to control connection height and alignment between a plurity of stacked semiconductor chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009000070A JP5212118B2 (ja) 2009-01-05 2009-01-05 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2010157656A true JP2010157656A (ja) 2010-07-15
JP5212118B2 JP5212118B2 (ja) 2013-06-19

Family

ID=42311161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009000070A Expired - Fee Related JP5212118B2 (ja) 2009-01-05 2009-01-05 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8368195B2 (ja)
JP (1) JP5212118B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120048998A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 제조 방법
JP2014082461A (ja) * 2012-10-17 2014-05-08 Cree Inc 半導体ダイにおけるストレス低減バリア副層の使用
JP2015144274A (ja) * 2015-01-13 2015-08-06 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100906065B1 (ko) * 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
JP5045688B2 (ja) * 2009-01-29 2012-10-10 日立金属株式会社 半導体装置
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
KR20120052734A (ko) * 2010-11-16 2012-05-24 삼성전자주식회사 반도체 칩 및 반도체 칩의 형성 방법
JP5870493B2 (ja) 2011-02-24 2016-03-01 セイコーエプソン株式会社 半導体装置、センサーおよび電子デバイス
EP2854167B1 (en) 2011-11-23 2016-01-20 ams AG Semiconductor device with through-substrate via covered by a solder ball and related method of production
JP5780165B2 (ja) * 2012-01-25 2015-09-16 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US20130335931A1 (en) * 2012-06-15 2013-12-19 Delphi Technologies, Inc. Surface mount interconnection system for modular circuit board and method
KR20150129799A (ko) 2013-03-14 2015-11-20 피에스4 뤽스코 에스.에이.알.엘. 반도체 칩 및 반도체 칩을 가지는 반도체 장치
EP2908337A1 (en) 2014-02-12 2015-08-19 ams AG Semiconductor device with a thermally stable bump contact on a TSV and method of producing such a semiconductor device
US10236267B2 (en) 2014-08-01 2019-03-19 Kyocera International, Inc. Methods of forming flip chip systems
US9373590B1 (en) * 2014-12-30 2016-06-21 International Business Machines Corporation Integrated circuit bonding with interposer die
US11901325B2 (en) * 2015-01-13 2024-02-13 Dexerials Corporation Multilayer substrate
US9299686B1 (en) * 2015-01-16 2016-03-29 International Business Machines Corporation Implementing integrated circuit chip attach in three dimensional stack using vapor deposited solder Cu pillars
KR102467034B1 (ko) 2016-05-17 2022-11-14 삼성전자주식회사 반도체 패키지
US10242891B2 (en) 2017-08-24 2019-03-26 Cerebras Systems Inc. Apparatus and method for securing components of an integrated circuit
US11600573B2 (en) * 2019-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with conductive support elements to reduce warpage
US11145530B2 (en) * 2019-11-08 2021-10-12 Cerebras Systems Inc. System and method for alignment of an integrated circuit
KR20210115349A (ko) * 2020-03-12 2021-09-27 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260934A (ja) * 1999-03-05 2000-09-22 Seiko Epson Corp 半導体装置の製造方法
JP2003273155A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2005051146A (ja) * 2003-07-31 2005-02-24 Sony Corp 半導体集積回路装置及びその製造方法
JP2007207982A (ja) * 2006-02-01 2007-08-16 Seiko Epson Corp 半導体装置とその製造方法
JP2008235928A (ja) * 2008-04-30 2008-10-02 Hamamatsu Photonics Kk 放射線検出器
JP2008294330A (ja) * 2007-05-28 2008-12-04 Shinko Electric Ind Co Ltd チップ内蔵基板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3697926B2 (ja) 1999-03-05 2005-09-21 セイコーエプソン株式会社 半導体装置の製造方法
JP3769997B2 (ja) 1999-09-22 2006-04-26 セイコーエプソン株式会社 マルチチップパッケージの製造方法
JP4441328B2 (ja) 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4694305B2 (ja) 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
JP4791244B2 (ja) 2006-05-11 2011-10-12 新光電気工業株式会社 電子部品内蔵基板及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260934A (ja) * 1999-03-05 2000-09-22 Seiko Epson Corp 半導体装置の製造方法
JP2003273155A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2005051146A (ja) * 2003-07-31 2005-02-24 Sony Corp 半導体集積回路装置及びその製造方法
JP2007207982A (ja) * 2006-02-01 2007-08-16 Seiko Epson Corp 半導体装置とその製造方法
JP2008294330A (ja) * 2007-05-28 2008-12-04 Shinko Electric Ind Co Ltd チップ内蔵基板
JP2008235928A (ja) * 2008-04-30 2008-10-02 Hamamatsu Photonics Kk 放射線検出器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120048998A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 제조 방법
JP2012104829A (ja) * 2010-11-08 2012-05-31 Samsung Electronics Co Ltd 半導体装置及びその製造方法
KR101690487B1 (ko) * 2010-11-08 2016-12-28 삼성전자주식회사 반도체 장치 및 제조 방법
JP2014082461A (ja) * 2012-10-17 2014-05-08 Cree Inc 半導体ダイにおけるストレス低減バリア副層の使用
JP2015144274A (ja) * 2015-01-13 2015-08-06 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成

Also Published As

Publication number Publication date
JP5212118B2 (ja) 2013-06-19
US8368195B2 (en) 2013-02-05
US20100171209A1 (en) 2010-07-08

Similar Documents

Publication Publication Date Title
JP5212118B2 (ja) 半導体装置およびその製造方法
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
TW200525666A (en) Bump-on-lead flip chip interconnection
JP2007266111A (ja) 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法
CN101859733B (zh) 半导体封装构造、半导体封装构造用载板及其制造方法
JP2013004737A (ja) 半導体パッケージ
JP2010278139A (ja) 半導体装置及びその製造方法
US8889483B2 (en) Method of manufacturing semiconductor device including filling gap between substrates with mold resin
JP4569605B2 (ja) 半導体装置のアンダーフィルの充填方法
JP4494249B2 (ja) 半導体装置
US8125081B2 (en) Semiconductor device, printed wiring board for mounting the semiconductor device and connecting structure for these
JP4829853B2 (ja) 半導体ｐｏｐ装置
JP2006196560A (ja) 半導体装置
JP4267549B2 (ja) 半導体装置およびその製造方法ならびに電子機器
JP2003124257A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008124363A (ja) 半導体装置
JP4065264B2 (ja) 中継基板付き基板及びその製造方法
TWI496250B (zh) 封裝基板及其製法
JP4696712B2 (ja) 半導体装置
WO2009145196A1 (ja) 半導体チップ、中間基板および半導体装置
JP2006173183A (ja) 半導体装置
JP2010225598A (ja) 半導体部品及び半導体装置の製造方法
JP2005243760A (ja) 中継基板、中継基板付き樹脂製基板
JP2007005415A (ja) 多層配線基板および半導体装置
JP2010232671A (ja) 半導体装置のアンダーフィル充填方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130211

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160308

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees